S波段直接全相参频率源的研制

讨论了用于超低空雷达的低相位噪声、高频谱纯度、快速频率捷变的直接全相参频率源，该频率源除产生一路低相噪的一本振信号外，还输出二本振信号，两个相参中频信号和全机定时信号。在设计过程中，充分采用了微电子化、模块化和可靠性设计技术，具有体积小、可靠性高等特点。     

S波段直接全相参频率源的研制

讨论了用于超低空雷达的低相位噪声、高频谱纯度、快速频率捷变的直接全相参频率源,该频率源除产生一路低相噪的一本振信号外,还输出二本振信号,两个相参中频信号和全机定时信号。在设计过程中,充分采用了微电子化、模块化和可靠性设计技术,具有体积小、可靠性高等特点。     

基于DDS频率源的设计与实现

介绍了DDS的基本工作原理,阐述了DDS技术局限性,最终实现了一种基于FPGA+DDS 可编程低相位噪声的频率源,输出信号范围170～228 MHz。测试结果表明,该频率源具有高频率分辨率和低相位噪声等特点,能够满足通信系统对频率源的设计要求。     

关于接收机的相位噪声

接收机的相位噪声实际上专指频率合成器的相位噪声,而频率合成器的相位噪声是衡量其短期稳定度的一个技术指标,目前国内外的频率合成器基本采用锁相环(PLL)或多个锁相环的方式.频率合成器的频率稳定度包括长期稳定度和短期稳定度.长期稳定度一般由基准频率源(通常为恒温晶振或温度补偿晶振,或由外部基准频率源)决定,短期频率稳定度由锁相环决定(环路参数、部件如压控振荡器).相位噪声早期也称为相位抖动,在时域多用阿仑方差表示,在频域多用相位噪声(偏离载波某个频偏处的单位带宽内相位噪声功率相对主载波的功率低多少,通常用dBc/Hz表示,dBc中的c表示相对值)表示.     

关于PD雷达频率源短期稳定度计算的一些问题

本文研究PD雷达固定目标反射回波中相位噪声调制边带与动目标反射回波中载波信号的互相作用。利用相位噪声谱密度计算PD雷达频率源的短期频率稳定度的要求。 1.导出了中频相位噪声谱密度,即PD雷达的局部杂波可见度 S_△f(ω_I)=运动目标向后反射面积/固定目标向后反射面积=局部杂波可见度其中S_△f(ω_I)是对应特定多卜勒滤波器的中频相位噪声谱密度。     

基于100 MHz晶体振荡器的再生二分频低相位噪声点频源研究

低相噪时钟在电子系统中往往作为参考或者相位参考信号,在系统中起着“心脏”的作用。电子系统比如高速采样测试系统、低噪声合成频率源、雷达系统以及高频时钟同步系统都要求其内部参考源向高频化的方向发展,但是系统中又会用到低频同源时钟信号。为了系统降低复杂性,需要将高频时钟信号进行变换得到所需低频时钟信号。针对传统下变频会引入交调组合杂散,数字分频噪底不够低等传统的低频信号实现方式的缺陷。本文提出了一种基于100MHz晶体振荡器的再生二分频技术的低相噪50MHz信号产生方法。实际测试结果表明,在偏离载波频率几十KHz以内,相位噪声基本按理论值优化;同时,在偏离载波频率100KHz及其以外,相位噪声的噪底达到了-175dBc。实验证明,该种技术方式是确实可行的,具有非常重要的实用价值。     

调频遥测信号载波频率的精确估计

传统调频遥测信号载波频率估计算法对输入信号降采样后直接进行快速傅里叶变换，实现方法虽然简单，但测量精度较差，无法适应高动态、低信噪比等复杂场景。为此，提出了一种调频遥测信号载波频率的精确估计算法。两并联补偿支路先分别采用正、负调频频率对输入信号进行频率预先补偿，低通滤波后完成降采样处理，削弱调频频率的频谱影响；频率搜索状态对采样数据进行载波多普勒变化率的频率补偿，经过快速傅里叶变换、非相干积分和频谱重心搜索完成频率解算，提高载波频率的检测性能。试验与分析表明，所提算法在高动态、低信噪比等复杂场景下可显著提高调频遥测信号载波频率的估测性能。     

一种低相位噪声采样时钟源的设计

分析了锁相环频率合成器与数字直接频率合成器的原理,阐述了二者性能的优劣。并在此基础上设计了一款低相位噪声的采样时钟源。该频率源结合锁相环和直接数字频率合成器的优势,在75 MHz时相位噪声可达-119 dBc@1 kHz、-116 dBc@100 kHz。     

射频调制信号瞬时特征提取方法研究

本文研究电子对抗中射频调制信号瞬时特征提取方法。对于高信噪比(SNR)信号(SNR≥15dB),采用射频信号中频直接采样和抽取、内插方法完成信号的IQ分解和恢复;并计算信号瞬时包络和信号相位主值序列;利用信号相位解混响算法和改进的基于相位多项式系数估计的信号瞬时频率最小方差算法估计信号瞬时解混响相位和瞬时频率。文中给出具体算法描述和计算机模拟结果,利用文中的方法可以有效估计射频调制信号的瞬时特征。     

一种雷达频率源的简易设计方法

针对传统多功能雷达频率源方案复杂、体积大、成本高的缺点,提出了一种雷达频率源的简易设计方法。该方法基于高频主振分频的频率合成方案,并通过信号频率的组合设计进一步简化了电路形式,成功实现了某型雷达所需的线性调频激励源、捷变频本振源、多普勒模拟源、采样时钟等多路信号的输出,X频段信号相位噪声达-106 dBc/Hz@1 kHz和-114 dBc/Hz@10 kHz,跳频时间小于2#s,性能指标与采用直接频率合成实现的雷达频率源相当。     

时分多址(TDMA)通信系统频率源的研制

频率合成器是现代电子系统的重要组成部分 ,在通信、雷达、电子对抗、导航、广播电视、遥测遥控、仪器仪表等许多领域都得到广泛的应用。在雷达等通信设备中 ,它为发射机的调制器提供载频信号 ,也为接收机或发射机的混频器提供稳定可靠的本振源。该锁相频率合成器体积小、成本低、通用性强、使用灵活方便 ,频率控制可以通过硬件 (面板 )实现 ,也可以通过软件写入 ,工作频带 :3 80～ 4 40 MHz,频率步进 1 .2 5 MHz,输出功率≥7d Bm,相位噪声≥ -95 d Bc/Hz/1 0 k Hz。该频率合成器双路输出 ,收、发双工工作 ,已成功地用于时分多址 (TD-MA)通信网中     

运动平台上多基地雷达接收机中频率误差对测距的影响

针对运动平台上的多基地雷达,定量分析了接收机中频综与发射机工作频率之间的误差对测距的影响。     

A low-power monolithic CMOS transceiver for 802.11b wireless LANs

A single-chip low-power transceiver IC operating in the 2.4 GHz ISM band is presented. Designed in 0.18 μm CMOS, the transceiver system employs direct-conversion architecture for both the receiver and transmitter to realize a fully integrated wireless LAN product. A sigma-delta (∑△) fractional-N frequency synthesizer provides on-chip quadrature local oscillator frequency. Measurement results show that the receiver achieves a maximum gain of 81 dB and a noise figure of 8.2 dB, the transmitter has maximum output power of-3.4 dBm and RMS EVM of 6.8%. Power dissipation of the transceiver is 74 mW in the receiving mode and 81 mW in the transmitting mode under a supply voltage of 1.8 V, including 30 mW consumed by the frequency synthesizer. The total chip area with pads is 2.7×4.2 mm2.     

采用SAW和PLL技术的扩频通信信道模块

通过采用锁相环(PLL)技术实现了射频载波的跳频扩频(FHSS)，跳变载波相噪小于-98dBc／Hz@1kHz，杂散抑制大于70dB，收发端隔离度大于105dB；声表面波(sAw)匹配滤波器保证了20Mbps的直接序列扩频(DSSS)信号的实时解扩，SAW固定延迟线实现了延迟差分解调与解码。导出采用2阶有源比例积分器作为PLL频率合成器的低通滤波器的中相位边界与环路衰减系数之间的数学关系式。     

A 1-V 86-mW-RX 53-mW-TX Single-Chip CMOS Transceiver for WLAN IEEE 802.11a

A 1-V WLAN IEEE 802.11a CMOS transceiver integrates all building blocks on a single chip including a transformer-feedback VCO and a stacked divider for the frequency synthesizer and 8-bit IQ ADCs and 8-bit IQ DACs. Fabricated in a 0.18-mum CMOS process and operated at a single 1-V supply, the receiver and the transmitter consume 85.7 mW and 53.2 mW, including the frequency synthesizer, respectively. The total chip area with pads is 12.5 mm².     

A WiMedia/MBOA-Compliant CMOS RF Transceiver for UWB

A WiMedia/MBOA compliant RF transceiver for ultra-wideband data communication in the 3-5-GHz band is presented. The transceiver includes receiver, transmitter and synthesizer is completely integrated in 0.13-mum standard CMOS technology. The receiver uses a feedback-based low-noise amplifier (LNA) to obtain an RF gain of 4 to 37 dB and an overall measured noise figure of 3.6 to 4.1 dB over the 3-5-GHz band of interest. The transmitter supports an error vector magnitude (EVM) of -28 dB up to -4 dBm output power and meets the FCC and WiMedia mask specifications. The power consumption from a single supply voltage of 1.5 V is 237 mW for the receiver and 284 mW for the transmitter, both including the synthesizer     

基于PLL+DDS接收机系统频率合成器的硬件实现

结合PLL和DDS的优点,设计出了基于PLL+DDS方案的接收机系统频率合成器的硬件电路.借助EDA软件ADS和ADISimPLL软件对关键模块进行设计仿真.最后利用Cadence软件完成硬件电路的设计,测试结果表明该频率合成器达到指标要求.     

A 9.8-mW 1.2-GHz CMOS frequency synthesizer with a low phase-noise LC-VCO and an I/Q frequency divider

A 1.2 GHz frequency synthesizer integrated in a RF receiver for Beidou navigation is implemented in standard 0.18μm CMOS technology.A distributed biased varactor LC voltage-controlled oscillator is employed to achieve low tuning sensitivity and optimized phase noise performance.A high-speed and low-switching-noise divider-by-2 circuit based on a source-coupled logic structure is adopted to generate a quadrature(I/Q) local oscillating signal.A high-speed 8/9 dual-modulus prescaler(DMP),a programmable-delay phase frequency detector without dead-zone problem,and a programmable-current charge pump are also integrated into the frequency synthesizer. The frequency synthesizer demonstrates an output frequency from 1.05 to 1.30 GHz,and the phase noise is-98.53 dBc/Hz at 100-kHz offset and -121.92 dBc/Hz at 1-MHz offset from the carrier frequency of 1.21 GHz. The power dissipation of the core circuits without the output buffer is 9.8 mW from a 1.8 V power supply.The total area of the receiver is 2.4×1.6 mm~2.     

A low-power CMOS Bluetooth RF transceiver with a digital offset canceling DLL-based GFSK demodulator

This paper presents a fully integrated 0.18-/spl mu/m CMOS Bluetooth transceiver. The chip consumes 33 mA in receive mode and 25 mA in transmit mode from a 3-V system supply. The receiver uses a low-IF (3-MHz) architecture, and the transmitter uses a direct modulation with ROM-based Gaussian low-pass filter and I/Q direct digital frequency synthesizer for high level of integration and low power consumption. A new frequency shift keying demodulator based on a delay-locked loop with a digital frequency offset canceller is proposed. The demodulator operates without harmonic distortion, handles up to /spl plusmn/160-kHz frequency offset, and consumes only 2 mA from a 1.8-V supply. The receiver dynamic range is from -78 dBm to -16 dBm at 0.1% bit-error rate, and the transmitter delivers a maximum of 0 dBm with 20-dB digital power control capability.     

一种9.8-mW 1.2-GHz CMOS 低噪声正交输出频率综合器

实现了一种基于标准0.18µm CMOS工艺的应用于北斗导航射频接收机的1.2GHz频率综合器。在频率综合器中采用了一种基于分布式偏置技术实现的低噪声高线性LC压控振荡器和一种基于源极耦合逻辑的高速低开关噪声正交输出二分频器,集成了基于与非触发器结构的高速8/9双模预分频器、无死区效应的延迟可编程的鉴频鉴相器和电流可编程的电荷泵。该频率综合器的输出频率范围从1.05到1.30GHz。当输出频率为1.21GHz 时,在100-kHz和1-MHz的频偏处相位噪声分别为-98.53dBc/Hz和-121.92dBc/Hz。工作电压为1.8V时,不包括输出Buffer的核心电路功耗为9.8mW。北斗射频接收机整体芯片面积为2.41.6 mm2。