测试性分析与评估体系的研究

测试性是一种能及时准确地确定电子系统状态并隔离其内部故障的设计特性,通过测试性分析与评估来发现电子设备测试性设计中存在的缺陷并加以改进。为了有效评价系统测试性的好坏,迫切需要一个完善的测试性分析与评估体系。通过研究相关矩阵的测试性分析与评估过程,分析并总结得到测试冗余与故障掩盖之间的关系,即可通过简单测试组合减少故障掩盖以此来提高系统的测试性,并对常用测试性参数指标总结并分析提出了2个新的测试指标重点故障检测率与综合故障隔离率。以盒式磁带录放机为例,以不同模型设计两种测试性方案并进行计算分析。其结果表明新提出的测试性指标能够分辨出具有更好测试性的设计方案。     

有限扫描集成电路测试生成方法

本文针对集成电路测试应用时间长,导致测试费用高的问题,提出了用有限扫描操作代替全扫描操作的有限扫描集成电路测试生成方法.通过将扫描输入端、扫描选择端和扫描输出端视为电路通用输入输出端,消除了测试生成过程中扫描操作与测试应用向量之间的差别,同时在扫描操作周期和功能时钟周期上检测故障响应,有效降低了测试时钟需求,在相同故障覆盖率下,明显缩短了测试应用所需时间.基准电路实验结果表明,本文提出方法所需测试应用时间仅为传统方法的50%左右.     

光伏系统低电压穿越测试技术研究

随着一些地区光伏发电供应比例的急剧增加,大规模光伏发电对地区电网稳定性造成的影响愈发显著。电网导则要求光伏逆变器在电网电压跌落瞬间一定范围内不能脱网运行,并对电网电压的稳定和故障穿越做出贡献。为测试光伏发电系统低电压穿越(LVRT)运行能力,需要搭建模拟测试平台来模拟各种电网电压跌落故障,通过分析LVRT技术要求,给出了4种LVRT测试平台设计方案,并对其工作原理和特点进行了对比分析,为在不同的测试环境下更高效地进行LVRT测试工作提供优化方案。     

功耗约束下的3D多核芯片芯核级测试调度算法

三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销。将传统的二维芯片的绑定前和绑定后测试调度方法运用于三维堆叠集成电路的测试调度会导致测试应用时间的延长。我们分别针对未堆叠的集成电路和N(N≥2)层芯片堆叠的3D-SICs,提出了一种功耗约束下的测试调度优化算法。在ITC’02基准电路的实验结果表明,算法在功耗约束下,测试应用时间和测试数据寄存器个数分别减少多达33.8%和28.6%,证明算法能有效地权衡测试应用时间和硬件开销。     

运载火箭电子设备测试性验证方法研究

装备测试性验证及FMEA分析传统按照单故障模式考虑,并采用抽样方法确定故障样本,并未考虑冗余模块的不同失效模式以及对故障模式的覆盖程度。针对运载火箭电子设备冗余功能验证需求、测试覆盖性需求等测试性验证需求和难点,在装备通用测试性验证方法基础上,提出冗余降级FMEA分析及故障覆盖率指标评估方法,形成了适用于运载火箭电子设备的测试性验证及评估方法,最后以某箭上电子设备为例进行了验证。结果证明,本文提出的冗余降级FMEA分析方法有效识别了运载火箭电子设备冗余模块的冗余性能降低和整体失效故障模式,并将冗余模块的故障模式纳入测试性指标评估,实现了测试性验证对于运载火箭电子设备冗余功能的考核;所提出的故障覆盖率指标评估方法及样本量补充方法有效提升了测试性验证对运载火箭故障模式的覆盖程度。本文方法适用于运载火箭电子设备的测试性验证及指标评估,并可推广至全箭电气系统。     

测试性能估算的测试集重排序方法

目前在集成电路测试中,测试时间长、测试效率低是影响测试成本的关键问题之一,针对此问题提出了一种基于测试性能估算的测试集重排序方法。首先针对不同的故障类型进行分类建模,然后对每种故障类型进行仿真,通过在每个逻辑门注入故障,统计测试向量命中故障门的面积之和来估算测试向量的测试性能,最后根据测试性能的优劣对测试集进行重新排序。实验表明,对于单固定故障使用排序后的测试集测试可以减少5329%的故障检测时间。该方法是通过对电路的逻辑结构进行分析和统计然后对测试集进行优化,对ISCAS 89标准电路进行试验,与其他测试集重排序对比,有着明显的优化。算法运行完全是基于软件的,不需要增加任何硬件开销,可以直接相容于传统的集成电路测试流程。     

基于离散粒子群算法的测试选择

本文将离散粒子群算法(BPSO)首次应用于测试选择,结合测试选择自身的特点,重新定义了粒子及其速度;通过定义带有测试选择指标的适应度函数对粒子进行优化,并根据其容易陷入局部最优的特点,引入了线性惯性权重因子;同时本文将故障发生的概率作为评价测试集优劣的一个重要指标,具有重要的应用价值.文中的实例验证了该算法的有效性,利用该算法不仅可以获得较高的故障检测率、故障隔离率及较小的测试矢量集,而且还可以很快地找到发生概率大的故障.     

应用重复脉冲法定量评估发电机转子绕组匝间绝缘状态

为了更好地应用重复脉冲法(RSO)对发电机转子绕组匝间绝缘缺陷进行定量评估,利用发电机检修时机对转子进行了不同位置、不同短路匝数、不同短路阻值下的匝间短路模拟试验,采用RSO试验仪测试得到两极响应波形和特征波形,提出了电压偏差率、时间偏差率和故障严重程度因子3个特征参数对特征波形进行研究.结果表明:RSO可以用于定量评估转子匝间绝缘缺陷的严重程度,可根据特征波形的电压幅值和电压偏差率快速判断出转子绕组的故障类型,根据时间偏差率基本可以实现故障位置的定位.RSO特征波形的电压幅值与短路匝数基本呈线性正相关关系,与短路电阻值和中心时间均呈指数函数关系,故障严重程度因子与短路匝数呈线性正相关关系.根据分析结果提出了两种定量评估转子匝间绝缘缺陷严重程度的方法,可用于准确评估转子匝间绝缘状态.     

基于人工免疫克隆选择算法的不可靠测试点优化

针对实际复杂系统诊断与测试过程中普遍存在的不确定性问题,提出测试不可靠条件下基于人工免疫克隆选择算法（artificial immune clone selection algorithm, AICS）的测试点优化选择方法。通过综合考虑故障检测率、隔离率、虚警率以及测试总费用等性能指标,构造了反映测试点集性能的适应度函数,并设计了基于AICS的不可靠测试点优化方案,有效地降低了算法复杂度,时间开销缩减到0496 s,提高了运行效率。最后用燃油耗量测量系统的耗量组件进行实例验证,结果表明该方法能够获得在满足故障检测率、隔离率、虚警率等性能指标要求下,使得测试总费用最少的测试点集合,并且其综合性能指标优于遗传算法和模拟退火粒子群算法。     

用失效捕捉法测试AC参数

本文介绍了数字集成电路测试系统的工作原理,提出了两种AC参数的定量测试方法：二分步长测试和on the fly测试。通过预先设置驱动/比较时间和测试向量、执行功能测试、从结果存储器获取“通过/失效”结果,可以计算出AC参数的量值。测试一个AC参数,二分步长测试方法需多次执行测试向量,on the fly测试法仅需执行一次测试,但要求测试系统具备on the fly资源。两种方法的测试精度相同,均能有效解决AC参数的定量测试,后者更适于高速器件的测试。文中介绍的方法在BC3192集成电路测试系统上对MAX488器件进行测试,在250 kHz的测试频率下,两种方法测得的tSKEW参数结果近似相等,具有很好的一致性。     

三维堆叠SoC测试规划研究

采用硬晶片的三维堆叠SoC测试规划是一个NP hard问题,针对该问题提出了一种采用GWO(grey wolf optimization)的三维堆叠SoC测试规划方法,使得在最大测试引脚数和最大可使用TSV(through silicon vias)数的约束条件下,从而达到三维堆叠SoC测试时间最小化目的。本算法基于群体智能,通过实施攻击等操作,更新Alpha、Beta和Delta进行寻优,从而实现三维堆叠SoC测试规划。本研究以ITC'02 Test benchmarks中的典型SoC为实验堆叠对象,实验结果表明本算法相比PSO(particle swarm optimization),能够获得更短的测试时间。     

基于强跟踪滤波器的模拟电路故障在线诊断方法

基于强跟踪滤波理论,给出了模拟电路故障实时诊断的一种新方法.该方法以建立模拟电路状态空间模型为基础,利用强跟踪滤波器对电路状态及元件参数进行估计,当元件参数发生软、硬型故障时,根据强跟踪滤波器对元件参数的跟踪结果及修正的Bayes分类算法,可实时诊断模拟电路中的元件故障.此外,该方法对于元件容差引起的故障诊断模型的不确定性具有较强的鲁棒性,对非线性电路的故障诊断也非常适用.实验结果证明了该方法的有效性.     

模拟电路故障重叠诊断方法研究

在实际的模拟电路中,电路故障种类很多,但是测试节点的数目是有限的,导致了不同的故障类之间可能存在重叠现象。对于故障重叠问题,采用常规的马氏距离诊断方法,误诊率会很高。阐述了误诊对后期电路改善的严重后果,说明通过降低故障分辨率提高故障诊断正确率是有意义的,提出在进行故障判定时不仅仅考虑最优值还要考虑最优与次优的优劣程度,结合马氏距离故障诊断方法距离进行具体说明,最后对具体电路进行分析,验证了本文的有效性。     

Multiple catastrophic fault diagnosis of analog circuits considering the component tolerances

This paper deals with the diagnosis of multiple catastrophic faults, being cuts (open‐circuits) of some connecting paths and/or short‐circuits of some pairs of points in analog circuits. A method enabling us to detect and identify the faults, taking into account the deviations of the circuit parameters within their tolerance ranges, is developed. The method exploits an appropriate fault dictionary. The fault dictionary is used only for preliminary identification of the faults, because it is based on the analysis of the circuits with nominal parameters. The crucial point of the method is a verification procedure, proposed in this paper, based on the linear programming approach. It leads to the results considering the component variations within their tolerance ranges. In addition, a procedure for selecting appropriate test points, employing some evolutionary techniques, is developed. Although the approach presented in this paper is described in detail for linear circuits, it can be directly generalized to nonlinear circuits. Three numerical examples, including two linear and one nonlinear circuits, illustrate the proposed method and show its efficiency. Copyright © 2011 John Wiley & Sons, Ltd.     

基于粒子群算法的时序电路测试生成

本文论述了将粒子群算法应用在时序电路自动测试生成的研究结果。结合时序电路的特点,构造测试生成的粒子表达方式,建立自动测试生成离散粒子群速度-位置模型,通过群体中粒子间的合作与竞争产生的群体智能指导优化搜索。针对国际标准时序电路的验证结果表明,与同类算法相比,该算法可以获得较高的故障覆盖率和较小的测试矢量集。     

基于NSGA-Ⅱ算法的SoC测试多目标优化研究

在系统芯片SoC测试中,测试时间与测试功耗是两个互相影响的因素.多目标进化算法能够处理相互制约的多目标同时优化问题.在无约束条件下,对SoC测试时间与测试功耗建立联合优化模型,并采用多目标进化算法中的改进型非劣分类遗传算法(Non-dominated sorting genetic algorithm Ⅱ,NSGA-Ⅱ...     

基于粒子群算法的故障测试集优化

为加速测试进程和减少测试开销,数字集成电路在生成测试矢量后必须进行故障测试集的优化。文中利用粒子群优化算法生成最小完备测试集,根据故障测试集优化问题的具体特点,构造粒子的表达方式和编码规则,建立粒子群的速度一位置模型;同时为提高优化效率,引入混沌优化算法来初始化粒子群。实验结果表明,在测试生成后,该方法能在较短的时间内生成最小完备测试集,验证了它的实用性和有效性。     

组合逻辑电路多故障测试生成算法的研究

针对布尔差分算法需要进行大量的异或运算,特别是求解多故障测试矢量时,求解高阶布尔差分更是繁琐的问题,依据卡诺图求解异或运算的方法,提出了获得多故障测试矢量的简便算法。该算法对单故障特别是多故障的测试矢量生成,无论故障数为多少,只要函数的变量数不变,就不会因故障数增加而使卡诺图法的求解难度增加,从而减少了多故障测试矢量生成时间。     

基于EMD和SPS的容差模拟电路故障诊断

针对具有容差的模拟电路故障诊断难题,提出了结合经验模态分解(EMD)和子带多态谱(SPS)的提取模拟电路故障特征新方法。首先计算出待测试电路的二阶Volterra核序列,然后用EMD对Volterra序列进行分解,获得本征模态函数(IMFs),最后通过计算IMFs的倒谱(CS)和Hiltert谱(HS),对时频域的多态数字故障特征进行提取,从而将容差模拟电路中的软故障和非线性故障进行分离,完成模拟电路故障诊断。实验结果表明,该方法能够有效地解决故障混叠难题,提升故障元件定位和分离的能力。     

Resource optimization for emulation of behavioral models of mixed signal circuits on FPGA: a case study of DC–DC buck converter

This paper presents a semi‐automated word‐length optimization framework to reduce field‐programmable gate array (FPGA) resource utilization for FPGA‐based pre‐silicon test emulation of analog and mixed signal circuits while achieving the desired accuracy and overcoming long optimization time. Although high‐level behavioral models exist for modeling analog and mixed signal circuits, these comprise many complex differential equations which cannot be realized implicitly using Boolean logic (which is the basic functional block of an FPGA) on an FPGA. So, a more convenient way is explored to map analog circuits into digital domain by converting them into fixed‐point architectures because of its advantage of manipulating data with lower word‐length. To address the loss of accuracy due to finite word‐length effects and limited reconfigurable resources, word‐lengths are optimized under the constraint of given performance metrics. The proposed technique built in MATLAB/Simulink environment with Xilinx System Generator support is illustrated with the help of a case study of a peak‐current‐mode‐controlled buck‐type switching converter implemented on Xilinx Virtex™‐5 FPGA. To illustrate the applicability of this environment for pre‐silicon test development, well‐accepted fault models are emulated with the help of non‐ideal model of a buck converter. The emulation results are seen to be close to that of a post‐fabricated power converter in the presence of faults. Experimental results show that FPGA resource utilization can be reduced significantly while achieving the desired performance accuracy under the constraint of multiple error metrics. Copyright © 2017 John Wiley & Sons, Ltd.