应用虚拟仪器(VI)技术开发集成电电路闩锁测试系统

闩锁(latch-up)效应严重影响了CMOS集成电路的可靠性,如何对其进行快速有效地测试是很有必要的,本文主要介绍了代表了当今世界测试仪器技术发展方向的虚拟仪器技术(VI)及其在开发集成电路闩锁测试系统过程中的应用.     

功率集成电路中一种抗闩锁方法研究

在分析功率集成电路中闩锁效应的基础上,采取一种抗闩锁方法,即在高低压之间做一道接地的少子保护环.通过对环的电位、位置和宽度的研究,利用软件工具Tsuprem4和Medici进行模拟比较,并应用于实际版图中进行流片.这种保护结构可以将闩锁的触发电压提高一个数量级,在实际的闩锁静态测试中得到验证.     

CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。     

CMOS IC抗闩锁能力的提高及闩锁能力的恒定

本文提出CMOS IC闩锁模式,较为详细地讨论了出现闩锁现象的整个过程,并以此提出改进方法以及如何恒定CMOS IC的抗闩锁能力,其结论为:注入电流在30～50mA以上时,CMOS电路一般不会出现闩锁现象.     

CMOS ESD保护电路的双向闩锁失效

现已发现两条输入保护电路之间出现新的闩锁失效模式。这种双向闩锁不同于传统闩锁模式,它可在辐射或电脉冲瞬变期间、在电源插销与地线插销之间产生低电阻。在双向闩锁情况下,如果电源经受峰值电压,两个输入锁之间就会形成两条低电阻通路,还会出现接通状态。在CMOS VLSI电路中,两端交流开关闩锁通路并不总是存在于每条输入保护电路中,它只有在p和n沟道MOS FET构成栅控二极管的输入ESD保护电路中才会出现。在这种电路结构中,这两个输入插销之间有一个典型双向p—n—p—n二极管。它具有对称正反方向SCR特性。在温湿偏压试验(THB)期间,通常在两条输入保护电路之间观测到突发性电过应力(EOS)失效。这种失效与正常THB加速应力的失效机理无关,但它类似于两个输入ESD保护插销之间的SCR闩锁烧毁。这个二端交流开关闩锁结构能产生导致器件失效的局部SCR闩锁。这种双向闩锁可用光电发射显微镜在输入保护栅控二极管上定位。     

频率计数器设计将零件减至最少

几块普通使用的补偿-MOS(comple-mentary-MOS)集成电路能用于制造一只在5兆赫时精度为100赫的简易式数字频率计。对 N-数字显示在线路中只采用(N 1)集成电路组件。它省去了显示闩锁(display la-tches)、产生计数-复位脉冲的附加逻辑、及     

深槽对0.35 μm CMOS管抗闩锁性能的影响研究

相比于P+衬底CMOS工艺,P-衬底0.35 μm BiCMOS工艺中CMOS管的抗闩锁性能更差。为了提高CMOS管的抗闩锁性能,利用光触发方式,基于Medici器件,仿真研究了BiCMOS工艺中深槽对CMOS管闩锁性能的影响。结果表明,深槽可以提高CMOS管的抗闩锁性能。在光触发脉冲宽度为50 ns,深槽深度为3、5、7 μm时,深槽BiCMOS工艺中CMOS管的闩锁触发电流分别是无深槽BiCMOS工艺中CMOS管的3.13,6.88,11.12倍。     

工艺阱深对CMOS集成电路抗闩锁性能的影响

闩锁效应是体硅CMOS电路中最为严重的失效机理之一,而且随着器件特征尺寸越来越小,使得CMOS电路结构中的闩锁效应日益突出。以P阱CMOS反相器和CMOS集成电路的工艺结构为基础,采用可控硅等效电路模型,较为详细地分析了闩锁效应的形成机理,并利用试验证实,通过加深P阱深度,可以明显提升CMOS电路的抗闩锁性能。     

一种Bipolar结构中的闩锁效应

闩锁是集成电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发,会在电源与地之间形成大电流通路,导致整个器件失效。文章较为详细地阐述了一种Bipolar结构中常见的闩锁效应,并和常见CMOS结构中的闩锁效应做了对比。分析了该闩锁效应的产生机理,提取了用于分析闩锁效应的等效模型,给出了产生闩锁效应的必要条件与闩锁的触发方式。通过对这些条件的分析表明,只要让Bipolar结构工作在安全区,此类闩锁效应是可以避免的。这可以通过版图设计和工艺技术来实现。文章最后给出了防止闩锁效应的关键设计技术。     

新型低噪声电流型CMOS边沿触发器设计

提出以电流信号表示逻辑值的新型低噪声触发器设计,用于高性能混合集成电路的设计中以减少存贮单元开关噪声对模拟电路性能的影响。所提出的设计包括主从型边沿触发器和单闩锁单边沿触发器。单个锁存器的电流型边沿触发器设计是通过在有效时钟沿后产生的窄脉冲使锁存器瞬时导通完成一次取样求值。与主从型触发器相比,单闩锁结构的触发器具有结构简单、直流功耗低的特点。采用0.25μm CM O S工艺参数的HSP ICE模拟结果表明,所提出的电流型触发器工作时,在电源端产生的电流波动远远小于传统的CM O S电路。