SAR自动聚焦处理器的设计与实现

合成孔径雷达(SAR)成像具有数据量巨大、算法比较复杂等特点。如何实时实现SAR成像的相关算法是嵌入式高性能计算领域一个值得研究的问题。针对SAR成像中多普勒调频率估计的经典算法PGA算法，阐述了算法的实时化改进。介绍了基于FPGA的SAR自动聚焦处理器的系统级设计及PGA算法到FPGA逻辑实现的映射过程。     

大幅宽SAR图像嵌入式舰船实时检测系统设计

针对星载或机载高分辨率合成孔径雷达（synthetic aperture radar,SAR）实时成像后的大幅宽SAR图像舰船实时检测的应用需求，传统的基于FPGA+DSP的嵌入式系统很难同时实现SAR成像处理和基于人工智能技术的大幅宽SAR图像舰船实时检测，为此设计了一种基于3U VPX FPGA+GPU架构的大幅宽SAR图像嵌入式舰船实时检测系统；提出了一种基于YOLOv5s的舰船检测模型，采用基于L2-范数稀疏性惩罚的缩放因子控制法进行轻量化，轻量化舰船检测模型的参数量减小了47.39%，计算量减少了18.67%，平均检测精度为0.968；将轻量化舰船检测模型应用于大幅宽SAR图像嵌入式舰船实时检测系统，并针对典型的10 km×10 km的大幅宽图像应用场景，设计开发基于多线程技术和基于GPU的众核并行计算技术的大幅宽SAR图像嵌入式实时检测系统软件；通过公开的SAR数据集进行功能验证和性能评估，该系统能够满足不同分辨率的大幅宽SAR图像舰船实时检测需求。     

基于FPGA实现的星载SAR实时成像系统研究

针对星载SAR实时成像处理的研究目前主要集中在实时成像运算器(SAR processor),而未见到实时成像系统(SAR imaging system)的研究,提出了一种CS算法的星载SAR实时成像系统的体系结构,并基于FPGA实现了原型系统,该体系结构可以自主完成星载SAR实时成像,并具有良好的可扩展性,利用模拟信号源和高速数据记录仪对原型系统验证,1个信号处理单元在50MHz工作频率下,约11s内完成16384×16384个样本的星载雷达原始数据的成像处理,用4个信号处理单元就可达到为PRF为2000Hz的星载SAR的1:1实时成像要求.     

机载SAR实时成像系统自聚焦方法研究

发展我国自主产权的机载SAR（合成孔径雷达）实时成像系统，对于军事国防、资源探测、灾害预报等领域均具有重要的意义，在SAR成像算法中，自聚焦的好坏是影响图像分辨率的关键因素，但是因为自聚焦算法的复杂性，国内目前尚未有效地解决它在实时环境中的实现问题，从而使得实时成像的质量比较差，提出了一种利用GPS（全球定位系统）数据改善机载SAR实时成像系统自聚焦性能的实现方法，并在自主研制的机载SAR实时成像系统上实现，使该系统的成像分辨率得到明显改善。     

无链表SPIHT图像压缩算法的FPGA实现

SPIHT图像压缩方案是一种实用高性能图像压缩编码算法,但算法中使用的三个链表使其很难在FPGA中高速实现.而无链表SPIHT是对原SPIHT算法的改进,无链表SPIHT图像压缩算法使用标志位来取代链表,严格执行宽度优先的搜索策略,因此压缩性能比深度优先的搜索策略要好且能在FPGA中高速实现.为此,本文在深入研究无链表SPIHT图像压缩算法的基础上,设计了算法的FPGA实现结构.实验结果表明,该FPGA实现方案可以应用到高速实时图像压缩系统中.     

机载SAR实时运动补偿和成像的FPGA实现

提出一种基于现场可编程门阵列(FPGA)实现机载合成孔径雷达(SAR)实时运动补偿和成像的设计方案。该方案采用重叠子孔径算法和相位梯度自聚焦算法实现空变运动误差的补偿和成像。整个设计集成在一片Xilinx公司的Virtex-IV芯片中。该设计适用于发射线性调频信号的聚束式和条带式SAR数据处理。文中给出了详细的设计步骤,并对资源应用情况和运算速度进行了分析。最终成像结果表明,该设计方案完成了实时运动补偿及成像的功能。     

基于仿真数据的HJ-1C卫星SAR成像处理方法

合成孔径雷达(SAR,synthetic aperture radar)是对地遥感观测的重要技术手段.作为民用星载SAR的第一颗卫星,HJ-1C卫星即将发射,因此文中针对其成像处理中涉及的关键技术开展了研究工作,包括精确的斜视等效距离模型下的扩展ECS(extended chirp scaling)算法的补偿因子、三次相位误差补偿因子形式的分析,快速的回波数据模拟算法的建模和实现,以及精确的Doppler参数计算方法以及对扫描模式成像算法中拼接环节的算法改进.通过理论研究分析和仿真验证,证明基于等效斜视模型的扩展chirp scaling算法是适应条带、扫描成像模式的精确算法.     

SAR大斜视RMA快速成像算法研究

在快速成像问题的研究中,针对常规距离徙动算法RMA中STOLT插值引起的高计算开销、效率低,不能有效进行快速成像的问题,提出了一种将非均匀傅立叶变换NUFFT和RMA相结合大斜视快速成像算法.通过详细分析大斜视SAR回波信号的时频特性,介绍了NUFFT算法原理以及实现步骤.再采用NUFFT代替STOLT插值和距离向IFFT,实现频域非均匀的格点向时域均匀格点变换.仿真结果表明改进后算法具有较高精度,同时兼顾了效率,满足大斜视SAR成像要求,并且为SAR成像算法中非均匀时频变换提供了一条新途径.     

流水线结构的高效SAR快视成像处理器

本文由快视成像算法的特点出发,提出了一种流水线结构SAR快视成像处理机的实现方法.这种方法充分考虑到了DSP和FPGA的运算特点,突出了快视成像处理的实际需求.系统硬件实现的复杂度较低,仅仅采用加减操作即可完成方位向信号的处理,易于实时成像,在观测大范围现象以及图像预览等方面有广阔的应用前景.     

机载SAR实时成像系统中的数据可视化研究

SAR实时成像系统在国防等很多领域都有着重要的应用,系统对数据可视化方面的要求也越来越高,但目前国内对SAR实时成像系统的数据可视化方面的研究还不多,提出了一种针对SAR实时成像系统的新的数据可视化方案,并已在实际的飞行成像中得到了检验,新方案实时提供的信息更全面、更直观、可分析性更强,具有较强的信息表现能力和双向实时交互能力,能够较好地辅助对图像的在线分析,还对方案的重要组成部分－缩略图的原理和实现算法做了概括介绍。     

OFDM系统中傅里叶变换的硬件实现方法

在宽带OFDM系统中,FFT处理器是一个重要组成部分。文章介绍了一种适合OFDM系统的高效FFT处理器的VLSI设计方法,针对高效的特点采用了改进的Radix-4DIT算法,乒乓RAM的设计思想,以及流水线结构。根据Radix-4算法的特点,在基4运算单元CU(Computing Unit)设计,存取地址混序,每级迭代控制,数据对齐等方面也有一些特点。文章针对256点,36bit位长,浮点复数进行FFT运算。目前,此FFT处理器已经通过了FPGA验证,处理能力为100MSPS。     

线性方程组迭代法在流处理器上的映射与分析

斯坦福大学的Imagine流处理器具有很强的计算能力，如何将该体系结构应用在科学计算领域是当前研究的热点。解线性方程组的迭代法在工程和科学计算的各个领域中有着十分广泛的应用，该算法具有较好的计算密集性和并行性，十分适合流处理器的计算模型。本文分别针对系数矩阵的规模大小和稠密程度，介绍了Jacobi和Seidel迭代在流处
理器上的映射。实验结果表明，迭代算法能高效地开发Imagine的计算能力，取得较高的性能加速。     

Efficient parallel architecture for multi-level forward discrete wavelet transform processors

A resource efficient and high-performance architecture for a two-dimensional multi-level discrete wavelet transform processor is presented in this paper. The JPEG2000 standard integer lossless 5-3 filter has been implemented. It achieves optimal hardware utilisation with minimal combinational logic block slices and high frequency of operation. To reduce the hardware complexity and to achieve high performance the proposed architecture implements lifting scheme with a single multiplier-free processing element to perform both predict and update operations. Symmetric extension is used at image boundaries without requiring any extra clock cycle. The generic architecture is very flexible and can perform up to five levels of forward transform on any arbitrary image size. Synthesis of the 5-level architecture on Xilinx Virtex 5 FPGA shows that the processor can achieve a maximum frequency of operation of 221.44 MHz. The reduced hardware complexity and high frequency of operation render the design suitable for incorporation in image processing applications requiring fast operations. The 5-level design has been successfully implemented on a Xilinx Spartan 3E FPGA, utilising only 1104 slices for a 512-by-512 pixel test image, the lowest hardware requirements for a 5-level discrete wavelet transform processor reported to date.     

三维扫描仪中人头轮廓线提取方法及实现

为解决三维扫描仪的实时性,文章提出了以FPGA处理器与PC主机交互式共同完成提取轮廓线的快速算法。该算法由两个阶段组成:第一阶段由主机计算背景与目标的分割阈值。第二阶段由FPGA处理器实时检测轮廓线位置信息。该快速算法具有计算简单、实现速度快等优点,并且减少了传输与存储的数据量,减轻了后面主机计算工作量。同时,省掉了昂贵的图像采集压缩卡与高速硬盘,降低了成本。可重构FPGA处理器设计成流水线结构,对每个像素的平均处理时间控制在70ns以内。仿真与综合结果表明:从一帧720576标准PAL制视频图像中提取轮廓线信息可在40ms内实时完成。     

基于DSP+FPGA结构图像处理系统设计与实现

为了实现视频图像的实时处理，采用基于DSP FPGA的线性流水阵列结构，用现场可编程门阵列FPGA对采集的视频数字图像做预处理，并结合大规模可编程逻辑阵列CPLD进行逻辑控制，实现了视频图像的采集和目标提取的视频数字图像处理系统。介绍了该视频图像处理系统的硬件组成、工作原理和各种视频跟踪算法的应用。该系统与计算机联结，配以适当的图像处理软件和开发系统，即可形成一个通用的实时图像处理平台。     

基于软硬件的协同支持在众核上对1-DFFT算法的优化研究

随着高性能计算需求的日益增加,片上众核(many-core)处理器成为未来处理器架构的发展方向.快速傅立叶变换(FFT)作为高性能计算中的重要应用,对计算能力和通信带宽都有较高的要求.因此基于众核处理器平台,实现高效、可扩展的FFT算法是算法和体系结构设计者共同面临的挑战.文中在众核处理器Godson-T平台上对1-D FFT算法进行了优化和评估,在节省几乎三分之一L2 Cache存储开销的情况下,通过隐藏矩阵转置,计算与通信重叠等优化策略,使得优化后的1-D FFT算法达到3倍以上的性能提升.并通过片上网络拥塞状况的实验分析,发现对于像FFT这样访存带宽受限的应用,增加L2 Cache的访问带宽,可以缓解因为爆发式读写带给片上网络和L2 Cache的压力,进一步提高程序的性能和扩展性.     

应用驱动的并行程序性能优化研究

从应用角度出发,分析、归纳各种应用中的核心计算过程,利用符合多核处理器芯片架构的并行计算模型对这些核心计算过程进行优化,得出可以被重复利用的高性能可扩展的软件库,它既可以支持新应用的高效开发,也可以保证程序性能的可扩展性。以分层并行计算模型思想为指导,从应用驱动的并行程序性能优化的角度出发,首先提出了面向多核处理器芯片体系结构的并行算法设计模型,在此基础上对并行扫描算法进行分析优化,得出新的具有良好扩展性、高性能的g-scan算法。之后深入研究13种核心计算实体之一的稀疏线性代数计算实体,应用g-scan算法设计实现了新的稀疏矩阵-向量运算算法,并将其应用于结构工程领域中广泛使用的有限元分析,大大提升了其执行效率。     

单片FPGA的小型非制冷红外机芯设计

针对传统的基于数字信号处理器(DSP)+现场可编程门阵列(FPGA)的非制冷红外机芯平台存在体积大、功耗大、实时性差、系统集成度低等不足,提出了一种基于单片FPGA的小型化非制冷红外机芯平台设计.针对25μm非制冷红外探测器,为满足小型化、低功耗要求,平台在采用先进的FPGA处理器和DDR3存储器技术的同时,将硬件逻辑算法与NIOS Ⅱ软核相结合,完成对红外探测器的时序驱动、温度控制、图像的非均匀性处理、图像增强以及各种人机接口控制.实验结果表明:该系统成像质量较高,系统功耗小于2W,系统延时小于0.5ms,系统具有较强的可拓展性.     

FPGA架构上面向稀疏矩阵求解的静态调度算法

在电力系统仿真中,大型稀疏矩阵的求解会消耗大量存储和计算资源,未有效利用矩阵的稀疏性将导致存储空间浪费以及计算效率低下的问题。当前关于稀疏矩阵求解算法的研究主要针对众核加速硬件,聚焦于挖掘层次集合的并行度以提升算法的并行效率,而在众核处理器架构上频繁地进行缓存判断及细粒度访问可能导致潜在的性能问题。针对基于现场可编程门阵列（FPGA）的下三角稀疏矩阵求解问题,在吴志勇等设计的FPGA稀疏矩阵求解器硬件结构的基础上,提出一种静态调度求解算法。通过对稀疏矩阵进行预处理,设计数据分布和指令排布流程,将下三角稀疏矩阵的求解过程静态映射到多个FPGA片上的处理单元,以实现下三角稀疏矩阵在FPGA上的并行高速求解。将串行算法中所有的隐式并行关系排布到缓冲中,使得所有计算单元都能实现计算、访存和单元间通信的高效并行,从而最大限度地利用FPGA的硬件资源。典型算例上的测试结果表明,相较传统的CPU/GPU求解算法,该算法能够实现5~10倍的加速效果。