CK·CORE嵌入式调试器接口设计

论文提出了一种基于片上仿真方式的调试器的硬件接口设计,为避免扫描链方法的问题,片上仿真模块采用映像寄存器方式实现,为了灵活性和可移植性,调试器软件采用了一种远程代理结构,所有硬件模块和软件模块都在拥有自主知识产权的32位高性能嵌入式CPU芯片CK·CORE配套调试器的设计中实现,并给出了与其他调试方式相比较的实验结果。     

TDN-CM++系统中断功能的实现

中断是嵌入式系统中处理器的必备功能。文章详细论述了设计TDN—CM＋＋系统中断功能的方法和过程。提出在复杂可编程逻辑器件ispLSI1032芯片上设计指令译码器等硬件电路的设计原理、CPU设计中微指令格式修改方案和中断响应等微程序流程。最后，将此系统与扩充模块相结合构成整机系统，搭建测试平台，对中断系统进行全面的测试。测试结果表明该系统实现了中断系统功能。     

嵌入式系统软件模拟器设计

利用软/硬件协同设计的方法，将嵌入式系统设计采用软件模拟系统环境来开发，通过对CPU行为、内存、中断控制器和操作系统等模块的设计，把硬件系统设计和软件系统仿真相结合。是目前嵌入式系统设计的全新的方法。通过实例对软件模拟器进行验证，表明了这种方法的可行性和可靠性，为嵌入式系统的开发提供软件系统仿真的经验。     

基于ARM架构的嵌入式VPN平台设计

介绍一款基于ARM架构的VPN软件运行平台的硬件电路设计和软件平台的实现,详细阐述其中的看门狗和实时时钟系统模块的实现。整个系统以Moschip公司最新推出的MCS1000VPN为主芯片,通过可编程逻辑器件CPLD技术实现外围看门狗、实时时钟等电路。通过移植开源Linux,为VPN软件搭建稳定、可靠的操作系统平台,实现成本低、性能好的嵌入式VPN运行平台产品。     

基于C/OS-II嵌入式网络实验平台的研究与实现

在软硬件协同设计的指导思想下,经分析提出了采用ARM架构的SamsungS3C44B0X作为硬件模块的核心,嵌入式实时操作系统C/OS-II作为软件模块的核心,通过移植开源免费的TCP/IP协议栈LwIP的方法构建嵌入式网络实验平台的方案,从而为基于C/OS-II嵌入式网络设备的开发奠定了一定的基础,为C/OS-II的推广和在网络方面的应用做出了尝试。     

基于命名变量的全景数据在线实时调试模型

随着嵌入式系统硬件架构和应用软件复杂度的提高,已有的与处理器配套的集成开发调试环境已不能很好地满足对系统的调试需求。本文介绍了一种能够按名称实时在线查看和修改系统中所有变量的调试模型,对其架构结构进行了描述,并分析了实现该模型的关键技术:结构体偏移地址的生成、调试代理动态注册机制。文中还将该模型的调试方式以可视化形式展现。该模型适用于由多个CPU组成的分布式嵌入式系统,能够在不影响系统运行的情况下,读写各CPU中动态对象的成员变量信息和内存区域信息;同时整个嵌入式系统只需要提供一个接口,节省了硬件资源。     

基于μC/OS-Ⅱ嵌入式网络实验平台的研究与实现

在软硬件协同设计的指导思想下,经分析提出了采用ARM架构的Samsung S3C44BOX作为硬件模块的核心,嵌入式实时操作系μC／OS-Ⅱ作为软件模块的核心,通过移植开源免费的TCP／IP协议栈LWIP的方法构建嵌入式网络实验平台的方案,从而为基于μC／OS-Ⅱ嵌入式网络设备的开发奠定了一定的基础,为μC／OS-Ⅱ的推广和在网络方面的应用做出了尝试。     

GPU对软件调试的支持

前两期我们分别介绍了通过INT 3指令设置的软件断点和通过调试寄存器设置的硬件断点。无论是软件断点还是硬件断点，其目的都是使CPU执行到某个位置或访问某个位置时中断到调试器。除了断点，还有一类常用的方法使CPU中断到调试器，这便是调试陷阱标志（debug trap flag）。也就是当这些陷阱标志被置起时，一旦有符合陷阱条件的事件发生，就会陷入到调试器。     

Intel Cascade Lake架构CPU SPEC CPU2017评测

SPEC CPU2017基准包中包含SPEC的下一代行业标准,是目前CPU性能评测的客观和可信的基准程序之一.采用SPEC CPU2017对Intel Cascade Lake架构的Intel Xeon Gold 6252N型号CPU做了不同内存频率、不同副本数、打开/关闭T urbo的组合测试,总结了不同应用程序在不同配置组合中的性能表现.同时,还对比测试了Intel Ivy Bridge架构的Intel Xeon E5-2692 v2型号CPU和Intel Haswell架构的Intel Xeon E5-2620 v3型号CPU,通过引入计算访存跑分比PBR的概念,分析了3种架构的硬件功能部件的增加对应用程序的性能影响.     

申威架构下的软件平滑嵌套页表

嵌套页表是一种硬件辅助的内存虚拟化模型,当前国产申威处理器上未能提供该模型所需的硬件支持.然而申威架构特有的特权程序可编程接口可以通过软件构建必要的底层硬件支持.该接口运行在申威硬件模式上,具有最高CPU特权级.基于这一特性,在申威平台上实现了软件平滑嵌套页表模型swFNPT,通过软件设计优化弥补了硬件支持上的不足.特...     

基于SPARC V8的星载嵌入式软件全数字仿真平台设计与实现

为了提高星载嵌入式软件的可靠性和安全性,解决硬件测试环境构建困难、成本昂贵以及运行状态难以监控的局限性,提出了一种基于SPARC V8的星载嵌入式软件全数字仿真平台设计和实现方法。介绍了全数字仿真平台实现的关键技术,包括CPU指令集仿真、寄存器仿真、存储器仿真、中断控制器仿真、串口仿真、定时器仿真、虚拟外设模型仿真以及设备管理器和平台时序设计。全数字仿真平台与基于硬件的测试平台相比具有可重用性强、可快速搭建、成本低廉、高可控性、调试和测试手段丰富、支持故障注入等优点。该全数字仿真平台已在星载嵌入式软件型号研制中得到了应用,基于此平台可快速搭建虚拟目标机和虚拟外设环境,进行星载嵌入式软件运行仿真、调试验证等工作。     

VxWorks中的中断应用设计要点

硬件中断处理是实时系统设计中的关键性问题，设计人员有必要对其作深入研究，以更好地满足开发工作需要。文中以VxWorks操作系统为软件平台，讨论了在实时系统中进行中断应用设计时要注意的一些问题。由于软硬件的相关性，选用广泛应用的X86架构的嵌入式计算机为硬件平台，对Pentium -CPU和计算机主板对硬件中断的管理机制也做了详细介绍。所得出的研究结论在具体的开发项目中均得以验证，可供相关技术人员参考。     

开源片上系统Freedom E310调试方法研究

Freedom E310是第一款基于RISC-V指令集架构的开源商业片上系统,可以依据具体应用场景对其进行深度定制,在对Freedom E310及其Debug单元简单介绍的基础上,设计通过OpenOCD、J-Link建立Freedom E310调试环境,并进行了实际测试.     

基于FPGA的五级流水线CPU

基于FPGA平台设计并实现了一种五级流水线CPU.它参考MIPS机将指令的执行过程进行抽象,把指令分成取值、译码、执行、访存、写回五级流水处理.首先设计系统级的结构,决定CPU的结构和指令系统.其次对整体结构进行分解,确定模块与模块之间的信号连接,采用VHDL实现CPU.最后通过Debug-controller调试软件对五级流水线CPU进行调试.结果表明了所设计的流水线CPU的有效性.     

用于IToF传感器的极低功耗RISC-V专用处理器设计

IToF深度探测技术是当前主流的3D感知实现方案之一，该技术的核心部件是IToF传感芯片。随着当今社会数字化与智能化进程的加快，各科技领域对IToF传感芯片的需求日益提高，然而IToF传感芯片产能的提升引起了由芯片运行所带来的功耗问题。针对IToF传感器设计一款基于第五代精简指令集架构（RISC-V）的极低功耗专用处理器IToF-miniRV。IToF-miniRV包含支持RV32I指令集、RV32M指令集和自定义IToF型指令的处理器，以及用于加速深度计算和光幅度运算的IToF硬件加速器。将IToF-miniRV处理器与蜂鸟E203、PULPissimo这两款开源的基于RISC-V的超低功耗处理器分别部署在Xilinx Zynq-7000芯片上，进行FPGA资源使用情况和运行功耗的对比实验，结果表明，相比蜂鸟E203和PULPissimo，IToF-miniRV处理器的FPGA资源使用率分别减少5.2和10.9个百分点，运行功耗分别下降37.6%和89.7%。     

SPARC平台模拟器源码级调试系统的研究与实现

软件模拟器采用软件思想模拟真实硬件工作情况,作为嵌入式系统研究的基础研发工具,被广泛应用于体系结构设计调优、软硬件协同设计领域。研究提出一种在SPARC指令集模拟器平台上实现源码级调试系统的方法,一方面该方法使用SPARC交叉调试器对运行于SPARC指令集模拟器上的应用程序进行源码级调试,有效避免了单独实现源码级调试器所带来的调试信息解析困难、可靠性难以验证的弊端;另一方面提出了在集成开发环境下源码级调试系统的高效集成机制,有效解决了进程间切换延时开销大、界面僵死等问题,为SPARC平台嵌入式系统开发人员提供了一种支持图形化界面的高可靠性源码级调试系统。通过具体实现分析,对整个调试系统进行了性能评估。     

一种CPU芯片硬件验证调试平台的设计与实现

给出了CPU芯片硬件验证调试平台的一种具体设计方案．该验证调试平台在设计方法上采用了程序性在线测试方法．该平台构建了CPU芯片的运行环境，能够控制CPU芯片输入脉冲单拍／多拍或连续运行，并且在CPU芯片的运行过程中可以监测CPU芯片内部寄存器的内容．该平台的实现不仅有益于CPU芯片的设计和调试，而且能够作为CPU芯片设计教学系统以及嵌入式系统开发平台．     

基于ARM9和AL128的网络机顶盒设计

设计采用三星公司的ARM9核S3C2410X作为网络机顶盒的CPU,用AL128作为从VGA信号到电视信号的转换芯片,结合其它的辅助芯片完成了网络机顶盒硬件平台的设计。同时,也给出了网络机顶盒CPU控制板和VGA信号到TV信号设备板的逻辑结构图并阐述了各器件的功能;接着讨论了操作系统的嵌入和应用软件的编写。设计对于ARM在消费性电子领域的应用起到抛砖引玉的作用。     

基于PCI总线的ARINC429总线接口板硬件设计与实现

介绍了一种基于PCI总线的ARI NC429总线多通道智能接口板硬件设计与实现,设计中,采用了PLX公司的PCI9052作为PCI总线接口芯片,采用TI公司的TMS320F2812作为接口板的嵌入式CPU,采用Device Engineering公司的DEI1016和BD429芯片配套使用作为ARI NC429总线接口,采用Altera公司的FPGA芯片EP1C12来实现接口板的地址译码和逻辑控制等功能;该电路设计方案简化了接口板PCI接口电路的设计,有效地提高了接口板的执行速度,同时具有集成度高、体积小、通信通道数可改变等优点。本接口板已在多个工程项目中得到应用,实验证明其工作稳定,性能良好。     

FPGA-based module for SURF extraction

We present a complete hardware and software solution of an FPGA-based computer vision embedded module capable of carrying out SURF image features extraction algorithm. Aside from image analysis, the module embeds a Linux distribution that allows to run programs specifically tailored for particular applications. The module is based on a Virtex-5 FXT FPGA which features powerful configurable logic and an embedded PowerPC processor. We describe the module hardware as well as the custom FPGA image processing cores that implement the algorithm’s most computationally expensive process, the interest point detection. The module’s overall performance is evaluated and compared to CPU and GPU-based solutions. Results show that the embedded module achieves comparable distinctiveness to the SURF software implementation running in a standard CPU while being faster and consuming significantly less power and space. Thus, it allows to use the SURF algorithm in applications with power and spatial constraints, such as autonomous navigation of small mobile robots.