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智能模值控制的数字锁相环的FPGA设计与分析 总被引:1,自引:1,他引:0
锁相环器件的数字集成化,使得全数字锁相环在数字通信中得到了极为广泛的应用;传统的K模计数器构成的数字锁相环虽然实现简单,但无法同时顾及到环路锁定时间和相位抖动噪声,因此设计了一种基于FPGA的智能控制K模计数器模值的数字锁相环;该设计能够在环路工作的不同阶段自动调整K模计数器的模值大小,从而实现了在缩短环路锁定时间的同时减小相位噪声误差;实际应用结果表明,该设计在低频段的频率跟踪应用中,系统的捕获时间有明显的缩短,相位抖动噪声也得到良好的控制。 相似文献
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针对传统方法设计的全数字锁相环存在锁相精度不高、锁相速度慢等问题,提出一种基于CPLD实现的新型自动变模全数字锁相环.它可以根据相位误差的大小自动控制数字滤波器的模值,减少在捕捉过程中因相位调整频繁而产生的相位抖动,而设计的基于状态机的数控振荡器可以通过先"粗调"再"精调"来提高锁相精度以及锁定速度.新型锁相环利用QuartusII对Verilog代码编辑综合,并用Modelsim进行了仿真.仿真结果表明,上述锁相环具有抗干扰能力强、动态响应快、锁相精度高的特点,适用于多种应用领域如数字通信、测量和工业控制中. 相似文献
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一种基于可变相位累加器的全数字锁相环 总被引:1,自引:1,他引:0
提出了一种具有可变相位累加器电路结构的新型全数字锁相环。采用EDA技术完成了对该系统的设计,利用ModelSim软件对所设计的电路进行了系统仿真实验,并进行了硬件实验验证。实验结果表明,含有可变相位累加器构成的全数字锁相环可拓展系统环路的锁相范围,提高锁相频率,降低系统总功耗,并且不会增加FPGA芯片内部的逻辑资源。由于该锁相环内部信号的传递是并行传输,故可大大提高系统的锁相速度。该锁相环能够作为功能模块嵌入进电子系统芯片中,可广泛应用于通信、电子测量和自动控制等领域。 相似文献
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在分析Ⅱ型整数分频锁相环稳定性、锁定时间、相位噪声和参考杂散等特性的基础上,推导了锁相环的最优稳定条件,提出了一种基于环路非线性特性的新型锁定时间模型并推导得出对应的锁定时间公式,分析了锁相环中的相位噪声和杂散与环路特性之间关系。为验证理论分析结果,利用MATLAB软件完成了锁相环建模仿真,设计了基于ICS663和ICS674的Ⅱ型整数分频锁相环电路并完成了相关测试工作。仿真及测试结果均与理论分析相吻合,表明了锁相环锁定时间与初始频率差成正比而与其环路截止频率ωC的平方成反比,杂散噪声贡献与锁相环参考频率ωREF和ωC之比的平方成反比,在压控振荡器噪声贡献占主导的情况下输出相位噪声性能只由ωC决定而与其他环路参数无关。 相似文献
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提出基于坐标变换理论的新型数字锁相环,用以在三相电网电压出现频率偏移时,快速跟踪系统频率的变化,实现锁相功能.建立基于新型数字锁相环的三相电压型PWM整流器模型,分析了所提出的锁相环的电路结构和工作原理.通过仿真验证,新型数字锁相环能够准确快速锁定系统相位,PWM整流器可实现单位功率因数运行. 相似文献
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锁相环是一种能够完成两个信号相位同步的负反馈控制系统,其滤波作用可以使其通频带很窄,且自动跟踪输入频率,因此锁相环常用于原子钟、频标驯服系统以及时间同步系统中,是通信、卫星导航以及电子测量系统的重要组成部分。锁相环中相位噪声和捕获时间是两个相互制约的指标,在减少锁相环捕获时间的同时抑制相位噪声是目前锁相环技术研究中的重要问题之一。针对这一问题,基于模拟锁相环的基本理论和构成,根据环路带宽和捕获时间的数学关系,设计出一种辅助捕获电路,并应用于铷铯组合钟的频率驾驭模块。此电路可根据检相输出信号动态调整环路滤波器的阻值以改变环路带宽,从而实现快速捕获。实验表明,所设计的快速捕获锁相环的捕获时间为5.71 ms@1 Hz,锁相环输出信号杂波抑制优于-90 dBc,谐波抑制优于-55 dBc。 相似文献
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胡永红 《计算机测量与控制》2006,14(8):1085-1086,1092
为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环(DPLL)的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明:环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实:该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中. 相似文献
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在诸如火箭、导弹等飞行器的数据传输中,不可避免遇到多普勒频移的影响,多普勒效应将导致收发信号之间频率发生偏移,高动态将产生很大的多普勒频移.并且还伴随不同的加速度,这都会影响载波的同步,通过对锁相环载波同步机理的分析,提出在全数字科斯塔斯环上、改变环路带宽法进行快速、高精度载波跟踪同步,在全数字环中,变带宽法具有结构简单,容易实现的特点,设计了全数字锁相环,进行了Matlab仿真,仿真结果说明该算法是可行的,能够适应高动态大频偏环境下,载波的快速、高精度跟踪. 相似文献
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针对感应加热电源频率跟踪设计中传统锁相环电路设计复杂、跟踪速度慢、锁相频带窄、单独模块设计修改繁琐等问题,提出一种基于FPGA的自动变模控制感应加热电源全数字锁相环,即拓展锁相环中心频率频带和采用变模控制实现快速频率跟踪.应用SOC技术完成系统设计,并进行典型频带的计算机仿真.仿真结果证实了该设计具有宽范围的锁相能力及快速精确的频率跟踪性能,满足感应加热电源对负载频率变化的快速跟踪要求. 相似文献
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Tianqi ZhangAuthor Vitae Shaosheng DaiAuthor VitaeWei ZhangAuthor Vitae Guoning MaAuthor VitaeXiangyun GaoAuthor Vitae 《Digital Signal Processing》2012,22(1):106-113
This paper presents a method of singular value decomposition (SVD) plus digital phase lock loop (DPLL) to solve the difficult problem of blind pseudo-noise (PN) sequence estimation in low signal to noise ratios (SNR) direct sequence spread spectrum (DS-SS, DS) signals with residual carrier. Of course, the method needs to know the parameters of DS signal, such as the period and code rate of PN sequence. Firstly, the received signal is sampled and divided into non-overlapping signal vectors according to a temporal window, whose duration is two periods of PN sequence. Then, an autocorrelation matrix is computed and accumulated by the signal vectors one by one. The PN sequence with residual carrier can be estimated by the principal eigenvector of this autocorrelation matrix. Furthermore, a DPLL is used to deal with the estimated PN sequence with residual carrier, it estimates and tracks the residual carrier, removes the residual carrier in the end. Theory analysis and computer simulation results show that this method can effectively realize the PN sequence estimation from the input DS signals with residual carrier in lower SNR. 相似文献
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针对传统全球定位系统(GPS)接收机在高动态环境下跟踪性能不理想,提出一种基于载波频率辅助相位的GPS信号跟踪算法。利用锁频环(FLL)辅助锁相环(PLL)的方式代替传统单一跟踪环路,通过卡尔曼(Kalman)滤波器对接收机各跟踪通道中频信号进行综合处理。根据多条跟踪通道的伪距和伪距率残差对系统状态参量进行综合估计,并搭建Kalman滤波器的状态方程和量测方程,给出了跟踪环路反馈量,与传统标量跟踪模式下的跟踪性能进行了对比。仿真结果表明,基于载波频率辅助相位的GPS信号跟踪算法进入稳态时间减小了100 ms,位置误差精度提高了5 m,速度误差精度提高了近3 m/s,在接收机用户快速运动的环境下,能够很好地处理高动态信号。 相似文献