联合判决估计的Viterbi译码算法

利用相邻几组判决数据之间的相互关系，对这几组数据进行联合判决估计，从而提两了Viterbi译码性能。从理论分析和仿真结果来看，当译码深度τ=2m左右时，译码性能相当于深度2τ传统算法的性能。此外，仿真表明参考状态的位置对性能影响不大。因此该算法在保证同等性能前提下，对留选路径存储的规模和功耗减少约20％，对回溯单元减少达30％。     

Turbo码软判决输出维特比译码方案的改进

Turbo码是一种新的纠错编码,具有十分强的纠错能力。Turbo码编码端采用两个或两个以上的卷积并行级联构成,译码端则采用以基于软判决信息输入/输出的反馈迭代译码结构。译码算法是Turbo码设计的核心,现已有的两种主要的译码算法——MAP和SOVA。SOVA是一种改进的维特比算法,使其可以逐比特输出与MAP算法类似的软判决信息。该文综述了Turbo码SOVA译码的几种改进方式,并分析了这几种改进方式及仿真结果。     

Turbo码软判决输出维特比译码方案的改造

Turbo码是一种新的纠错编码，具有十分强的纠错能力。Turbo码编码端采用两个或两个以上的卷积并行级联构成，译码端则采用以基于软判决信息输入／输出的反馈迭代译码结构。译码算法是Turbo码设计的核心，现已有的两种主要的译码算法——MAP和SOVA。SOVA是一种改进的维特比算法，使其可以逐比特输出与MAP算法类似的软判决信息。该文综述了Turbo码SOVA译码的几种改进方式，并分析了这几种改进方式及仿真结果。     

Turbo码软判决输出维持比译码方案的改进

Turbo码是一种新的纠错编码，具有十分强的纠错能力，Turbo码编码端采用两个或两个以上的卷积并行级联构成，译码端则采用以基于软判决信息输入/输出的反馈迭代译码结构。译码算法是Turbo码设计的核心，现巳有的两种主要的译码算法-MAP和SOVA。SOVA是一种改进的维持比算法，使其可以逐比特输出与MAP算法类似的软判决信息。该文综述了Turbo码SOVA译码的几种改进方式，并分析了这几种改进方式及仿真结果。     

基于FPGA的软判决Viterbi译码实现

根据系统高速、稳定的要求,采用FPGA技术实现了针对(2,1,7)卷积编码的软判决Viterbi译码器.考虑到芯片的速度、面积和功耗,通过对Viterbi译码和前端接口部分设计的若干优化算法进行研究和讨论,选择4bit量化、差分软译码、大回朔深度和最小状态判决准则等方案以保证性能.采用全并行ACS结构和寄存器交换法以提高速度,并且采用分支度量预计算、度量存储溢出控制及对译码器其他部分的优化设计,在保证时序稳定的情况下有效减少了硬件消耗.     

SOVA算法对Viterbi算法的修正

在Viterbi算法中引入软值进行修正之后的算法称作SOVA算法(Soft Output Viterbi Algorithm)。SOVA算法在Viterbi算法的基础上,路径量度引入了比特先验信息,对每位译码比特以后验概率似然比的形式提供软输出,因而可提供更高的译码性能。特别,SOVA算法可用于级联码的迭代译码,采用Tuobo原理使不同分量码之间交换软信息,从而可显著提高这类码的纠错能力。     

基于改进型SOVA的Turbo译码

第三代移动通信系统IMT-2000的高速率业务倾向于选择Turbo码,这就要求采用低时延、低复杂度的迭代译码技术,主要是软输出Viterbi算法(SOVA)和Max-Log-MAP算法.在先验等概和无限译码深度条件下,已证明略加修改的SOVA等效于Max-Log-MAP算法.由于在迭代译码中,先验概率须不断更新,本文证明了在存在先验概率的条件下改进型SOVA与Max-Log-MAP也是等效的,并讨论了有限译码深度限制下改进型SOVA与滑动窗口Max-Log-MAP算法的等效性.     

基于修正路径量度的Turbo码SOVA译码算法研究

针对传统SOVA(soft output Viterbi algorithm)算法在选择错误路径概率的计算上存在的不足,提出了改进的Turbo码SOVA译码方法.根据各状态幸存路径累计量度的差值,对译码回溯深度范围内最末位的数个比特的可靠度值进行修正,然后将修正值作为软判决输出.理论推导和计算机仿真结果均表明,所提出的修正算法能提高译码性能.     

Turbo码的译码算法

介绍了Turbo码的基本概念,详细推导了最大后验译码算法(MAP)、对数最大后验译码算法(LOG-MAP)、最大对数后验译码算法(MAX-LOG-MAP)以及软输出Viterbi算法(SOVA),利用上述算法对分量码进行译码,然后进行迭代,可以逼近最大似然译码。     

高阶调制系统中Viterbi译码的改进算法

本文分析了高阶调制通信系统中将解调和卷积码的译码联合的解码方法,并与传统的Viterbi软判决译码和Viterbi硬判决译码算法进行了比较.仿真结果表明,在不增加复杂度和保持相同的误码率的条件下系统所需信噪比比Viterbi软判决译码降低0.2-0.3dB.本文给出的方法也可推广到更高阶调制通信系统中.     

新的降低复杂度的Turbo均衡

Turbo均衡是一种通过反复均衡和信道译码来提高接收性能的迭代接收机算法。通常的Turbo均衡算法采用均衡与软输出译码的迭代运算，由于均衡和译码的重复计算，使得复杂度大大提高。文中提出了2种降低复杂度的Turbo均衡器：第一种采用软判决维特比译码，第二种采用软输入硬输出的维特比译码。通过仿真表明，这2种算法在几乎没有损失接收性能的情况下，大大降低了计算复杂度，并且第二种的性能要好于第一种。     

MIMO-OFDM中的高阶Viterbi译码器的研究

对MIMO—OFDM系统和Viterbi译码器算法作为最流行的卷积码解码方案进行了探讨。对Viterbi译码器进行进一步的优化设计以及降低其复杂性和功耗等方面的问题进行了探讨。提出用分支对称的特性来进一步降低Viterbi译码器的计算复杂度。     

基于GPU的Viterbi并行解码算法的设计与实现

针对GPU并行计算特征,对Viterbi解码自身做了并行处理探索,并提出使用Zero-Termination卷积码来实现基于GPU的Viterbi解码分块并行处理.设计的实现结果表明:Zero-Termination卷积码的简单而适用于GPU分块并行;误码率降低,特别是在信噪比低的情况下,Zero-Termination卷积码误码率比不损失码率的卷积码要低.同时,还实现了基于GPU的7,9,15三种不同约束长度的Viterbi解码,获得了良好的误码性能曲线及高吞吐率表现.     

卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

Low-Power Limited-Search Parallel State Viterbi Decoder Implementation Based on Scarce State Transition

In this paper, a low-power Viterbi decoder design based on scarce state transition (SST) is presented. A low complexity algorithm based on a limited search algorithm, which reduces the average number of the add-compare-select computation of the Viterbi algorithm, is proposed and seamlessly integrated with the SST-based decoder. The new decoding scheme has low overhead and facilitates low-power implementation for high throughput applications. We also propose an uneven-partitioned memory architecture for the trace-back survivor memory unit to reduce the overall memory access power. The new Viterbi decoder is designed and implemented in TSMC 0.18-mum CMOS process. Simulation results show that power consumption is reduced by up to 80% for high throughput wireless systems such as Multiband-OFDM Ultra-wideband applications.     

FPGA design and implementation of a low-power systolic array-based adaptive Viterbi decoder

In this paper, by modifying the well-known Viterbi algorithm, an adaptive Viterbi algorithm that is based on strongly connected trellis decoding is proposed. Using this algorithm, the design and a field-programmable gate array implementation of a low-power adaptive Viterbi decoder with a constraint length of 9 and a code rate of 1/2 is presented. In this design, a novel systolic array-based architecture with time multiplexing and arithmetic pipelining for implementing the proposed algorithm is used. It is shown that the proposed algorithm can reduce by up to 70% the average number of ACS computations over that by using the nonadaptive Viterbi algorithm, without degradation in the error performance. This results in lowering the switching activities of the logic cells, with a consequent reduction in the dynamic power. Further, it is shown that the total power consumption in the implementation of the proposed algorithm can be reduced by up to 43% compared to that in the implementation of the nonadaptive Viterbi algorithm, with a negligible increase in the hardware.     

卷积码Viterbi译码器的硬件实现

第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案.本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案.最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善.     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.