改进的模板匹配金字塔搜索算法

针对模板匹配和智能检索技术对效率的要求，提出了改进的金字塔分层搜索算法，分别从算法剪枝和并行匹配两方面对算法进行改进。采用边缘梯度作为基础匹配描述子，改进的搜索算法融合了预先终止、匹配进程中终止、边缘点稀疏、逐层重叠筛选四种方法来降低算法的搜索空间复杂度。在算法中引入PPL并行库实现了多模板的并行匹配。实验结果显示，选择合适的参数，针对特定的模板匹配任务，改进后的金字塔搜索算法在保证准确检测目标的基础上，与传统的金字塔搜索算法相比效率提升56.3%。     

基于掩模搜索的快速尺度不变特征变换图像匹配算法

尺度不变特征变换(SIFT)算法在图像匹配领域得到广泛应用,为降低其计算复杂度,提出了一种基于掩模(Mask)搜索的SIFT快速图像匹配算法。首先,分析图像的纹理信息,使用Harris算法的角点响应函数(CRF)对图像进行分区,将纹理复杂度较高的区域作为Mask并生成Mask金字塔,以减小特征点的搜索空间;其次,在极坐标系下建立7区域的圆形描述子,并降低其维度;最后,根据特征点极值类别进行同类匹配,以降低匹配复杂度。实验结果表明,采用Mask的特征搜索方法以损失较小匹配质量为代价,能够有效提升算法的整体速度,结合改进的描述子和极值分类算法可以进一步提升算法速度。采用Mask的特征搜索方法在对匹配效率有较高要求的领域具有潜在的应用价值。     

基于网格模型的运动估计技术

网格模型的运动估计和跟踪在基于模型的编码方法中占有重要的地位,在现有的网格运动估计技术中,六边形匹配(Hexagonal Matching)是一种有效的网格模型运动估计算法,它采用局部最优和迭代策略相结合的方法得到较好的全局运动估计结果.六边形匹配算法由块搜索和迭代六边形匹配两步组成,同所有的基于模型的运动估计技术一样,六边形匹配算法也存在运算量大的问题难于满足实时编码需要.本文对六边形匹配算法从三个方面进行改进:用四步搜索替代全搜索、快速的纹理映射技术和有效的节点排序减少迭代次数.改进后的算法在基本上保证原算法的运动估计效率的情况下,算法的复杂度有明显的降低,使得基于模型的编码技术向实用化前进了一步.     

一种新的终止LDPC迭代译码算法

在传统的卫星广播系统中,信道纠错通常采用BCH码级联LDPC码的方案以达到良好的误码率性能,例如DVB-S2系统。作为内码的LDPC码通常采用迭代译码,且迭代次数较高才能实现比较好的系统性能。借助BCH级联LDPC的结构,文中提出了将BCH检错嵌套进LDPC每一次迭代译码过程中的新的迭代译码结构。仿真结果表明,新算法以较低的BCH码检错运算复杂度换取了LDPC码迭代次数的明显下降,从而极大降低了迭代译码总体复杂度和译码时延,且整体纠错性能与原始LDPC译码后BCH纠错的算法相比基本保持不变。     

基于NCC的图像匹配快速算法

在图像匹配过程中,针对传统归一化积相关（NCC）算法计算量大的问题,提出一种对NCC进行改进的图像匹配快速算法。该算法首先使用差分求和定理改造NCC相似度量函数,以降低匹配计算量。然后提出模板区域分割,设定阈值,进一步去除大量不必要的计算,优化匹配搜索过程,实现了快速匹配。实验结果证明,与传统的匹配算法相比,在保证精度的前提下,计算复杂度大大降低。     

并行BCH伴随式计算电路的优化

随着通信系统的速率越来越高,对BCH译码器吞吐量的要求也不断提高。由于BCH码是串行的处理数据,在吞吐量大的应用时一般需要并行处理,但这会导致电路的复杂度显著增加。本文主要研究并行伴随式计算电路的优化。通过合并输入端的常量乘法器,得到改进的并行伴随式结构。该结构克服了传统方法只能对局部的乘法器进行优化的缺点,可以对全部乘法器进行优化,从而有效的减少逻辑资源。实验结果表明,对于并行度为64的BCH(2040,1952)译码器,本文的优化结构可以节省67%的逻辑资源,而且在并行度、纠错能力和码长变化时,仍然可以获得较好的优化结果。      

改进的基于序列列表的MIMO迭代检测算法

该文改进了列表检测算法的列表搜索方法,提出首序列优先的搜索方法,同时提出了一种降低复杂度的迭代检测算法,该算法改变了列表检测基于列表的软信息计算方式,利用半定松弛算法思想采用最大似然测试降低了计算复杂度。仿真结果表明首序列优先检测算法与基本列表算法相比,在复杂度增加很小的情况下取得了更好的性能,提出的迭代检测算法降低了平均计算复杂度,取得了和首序列优先算法相同的性能。     

基于Tao 立体匹配框架的全局优化算法

传统的基于全局优化的立体匹配算法计算复杂度较高,在遮挡和视差不连续区域具有较差的匹配精度。提出了基于Tao 立体匹配框架的全局优化算法。首先采用高效的局部算法获取初始匹配视差;然后对得到的视差值进行可信度检测,利用可信像素点和视差平面假设使用具有鲁棒性的低复杂度算法修正不可信任像素视差值;最后改进置信度传播算法,使其能够自适应地停止收敛节点的消息传播,并对经修正的初始匹配进行优化,提高弱纹理区域匹配准确度。实验结果表明,文中算法有效地降低整体误匹配率,改善了视差不连续及遮挡区域的匹配精度;同时,降低了算法整体复杂度,兼顾了速度,具有一定的实用性。     

BCH码的一种新的译码方法

本文对BCH码提出了一种新的代数译码算法,它与传统的Peterson-Gorenstein-Zierler译码及其各种改进方法(如Berlekamp-Massey迭代译码)相比,具有译码速度快、硬件实现复杂度低等优点。该新的译码方法已成功地在一个为光盘存贮系统设计的纠错编译码器中得以实现。     

扩频码PSO优化分配降低MC-CDMA信号峰均比

高峰均比(PAPR)是多载波码分多址(MC CDMA)技术应用中亟待解决的关键问题。对于采用Walsh Hadamard(WH)扩频码的系统来说,优化用户扩频码的分配方案可降低系统的PAPR,但最优扩频码分配方法运算复杂度太高。为此,采用具有优良迭代寻优能力的粒子群优化算法(PSO)来降低算法的复杂度。改进算法将最优分配方案的高维搜索问题转化为粒子群迭代寻优过程。分析比较和仿真结果表明,与最优算法相比,改进算法在降低PAPR性能方面有0.5～1.5 dB的性能损失,而复杂度远小于最优算法,是一种简单实用的峰均比降低方法。     

Small area parallel Chien search architectures for long BCH codes

To implement parallel BCH (Bose-Chaudhuri-Hochquenghem) decoders in an area-efficient manner, this paper presents a novel group matching scheme to reduce the Chien search hardware complexity by 60% for BCH(2047, 1926, 23) code as opposed to only 26% if directly applying the iterative matching algorithm. The proposed scheme exploits the substructure sharing within a finite field multiplier (FFM) and among groups of FFMs.     

Strength-Reduced Parallel Chien Search Architecture for Strong BCH Codes

The Chien search process is the most complex block in the decoding of Bose-Chaudhuri-Hochquenghem (BCH) codes. Since the BCH codes conduct the bit-by-bit error correction, they often need a parallel implementation for high throughput applications. The parallel implementation obviously needs much increased hardware. In this paper, we propose a strength reduced architecture for the parallel Chien search process. The proposed method transforms the expensive modulo-f(x) multiplications into shift operations, by which not only the hardware for multiplications but also that for additions are much reduced. One example shows that the hardware complexity is reduced by 90% in the implementation of binary BCH (8191, 7684, 39) code with the parallel factor of 64. Consequently, it is possible to achieve a speedup of 64 with only 13 times of the hardware complexity when compared with the serial processing.     

Area-Efficient Parallel Syndrome Generators for Linear Block Codes

The common subexpression elimination (CSE) method has been applied to reduce the computational cost of the parallel syndrome generators, which are essential components for decoding of linear block codes. In this work, we present an alternative expression for the parallel syndrome generation formula, with which CSE is able to search redundant computations in a maximally expanded space to achieve a significantly higher optimization efficiency. In particular, two search space expansion schemes are studied for syndrome generators of BCH and RS codes. Experiments demonstrate at most 81 % of area savings using the proposed optimization schemes, and the post-layout results show the power saving of 41 ～ 45 % compared to a straightforward design.     

一种基于FPGA的RS编译码器设计与实现

RS码是线性分组码中具有很强纠错能力的多进制BCH码,其在纠正随机错误和突发错误方面非常有效,因此被广泛应用于通信和数据存储系统。本文提出了一种实现复杂度低、高效率的RS编译码器实现电路,包含RS编码器、Horner准则的伴随式计算、BM算法、Chien搜索等模块,以RS(15,9)为例运用VHDL在ISE14.6软件环境下进行了功能仿真,结果与Matlab得到的理论结果一致。该方法适用于任意长度的RS编码,有着重要的应用价值。     

Efficient tree structured motion estimation using successive elimination

In H.264/AVC, tree structured motion estimation enhances the coding efficiency significantly while dramatically increasing the computational complexity of block matching. In the paper, a successive elimination algorithm (SEA) is implemented in tree structured motion estimation with a simple and effective method to determine the initial motion vector, which exploits the strong correlation among the partially overlapped variable-size blocks. With identical performance to a full search algorithm, computations for block matching can be reduced to 1%-20%. Further, the SEA can be improved by incorporating two early termination conditions, then named 'Quick SEA'. Finally, a novel fast motion estimation algorithm, successive elimination diamond search (SEDS), is proposed by efficiently integrating the Quick SEA and a modified diamond search pattern. Simulation results show that the proposed Quick SEA can reduce the computational complexity of block matching by 3-5 times compared to the basic SEA. SEDS further reduces by about one-half the computations of Quick SEA. With similar rate distortion performance, 0.2%-1% block matching distortion is calculated for SEDS with corresponding speed-up factors of 100 to 500 in comparison with the full search algorithm.     

65nm工艺下面积功耗优化的BCH电路设计

在65 nm工艺下实现了最大纠正84 bit错误的带循环冗余码(CRC)校验保护功能的BCH(32767,16416)纠错电路,纠错能力可配置。该设计采用频率比为1∶4的两种工作时钟,最高工作频率为100 MHz和400 MHz。两种工作频率的合理组合降低译码运算的延迟,提高固态硬盘读写数据的性能,同时提供了分时复用的可能。通过复用伴随式计算、关键方程系数求解(iBM算法)和钱搜索过程中的有限域乘法运算单元优化芯片面积。通过调整钱搜索的起始位置,实现编码和伴随式计算的求余电路复用,实现面积和功耗的优化,最终芯片面积节省了27%,功耗降低了26%。     

高速Berlekamp-Massey算法结构及电路实现

介绍了两种用于二进制BCH解码器的高速Berlekamp—Massey算法实现方案。在加入寄存器以减少关键路径的延时从而提高电路速度的基础上，一种方法是采用有限域乘法器复用的方法降低电路的复杂度；另一种方法则通过对有限域乘法器进行流水线设计，进一步提高电路的工作速度，实现超高速应用。设计中充分利用了二进制BCH码中Berlekamp—Massey算法迭代计算时修正值间隔为零的性质，用超前计算的方法减少了运算周期的增加。提出的方案可用于设计高速光通信系统的信号编解码芯片。