面向嵌入式应用的指令集自动扩展

 面向特定应用扩展指令集,并通过定制的硬件实现这些扩展指令,能够大幅度提高嵌入式处理器的性能.本文提出了一种全自动的面向特定应用的指令集扩展流程,该流程能够较精确地估算扩展指令的性能加速比和硬件开销,并高效完成指令模板匹配.实验结果表明,在给定的硬件开销限制下,该方法产生的扩展指令能够显著提升嵌入式应用的性能.     

基于种类-位置模型的可重构资源指派方法

在基于指令集动态可扩展技术的可重构指令集处理器研究中,如何有效使用系统的可重构资源,将很大程度上影响扩展得到的定制指令的功能实现,进而影响系统性能的优化效果.本文针对可重构资源的利用问题,首先设计了一种可重构资源模型,该模型弱化了可重构资源的功能和数量属性,主要提供其种类和位置属性,并能够以此计算资源使用的时间属性.基于此模型,本文将图论中的图着色问题进行扩展,引入多遍着色的思想,提出了一种针对粗粒度可重构资源的资源指派算法,该算法将可重构资源的指派等价为一个图多遍着色问题,通过模型提供的属性参数和限制条件完成指派过程.实验结果验证了算法的有效性,并揭示了资源使用中的规律性,对提高资源利用率和系统性能具有一定的指导意义.     

基于RISC结构的Java处理器研究与设计

文中结合PicoJava和JOP等一些经典的Java处理器的优势,设计了一种基于RISC结构的Java处理器.它充分利用了Java指令折叠技术和精简指令集处理器的优势,不仅降低了设计复杂度,而且在很大程度上提高了Java处理器的性能.     

随机测试程序发生器的设计与实现

随机测试程序生成技术是当前处理器功能验证中一项重要的支撑技术.本设计面向一种专用指令集处理器FlexEngine,在指令集模型建立时,按功能分类,实现对处理器关键单元的选择性测试;引入ISS对指令执行的动态数据分析,增加了寄存器数据范围监控、死循环预警等指令约束.实验结果表明,本设计的选择性测试功能,能够在3000条程序的测试长度下,对关键模块达到超过90%的覆盖率,有效提高了测试效率.     

专用指令集处理器系统级设计方法

以专用指令集处理器（ASIP）为核心的SoC系统是基于特定应用，设计嵌入式处理器的一个重要发展方向。给出了一种高效的系统级指令集模型设计空间搜索和体系结构仿真的方法。该方法可以在设计的早期阶段对软件和硬件进行协同设计和仿真，针对应用优化系统性能。利用该方法成功设计的ASIP系统，完成基4-64点DIF FFT需要310个时钟周期。     

基于Nios的FFT算法软硬件协同设计

在深入研究Nios自定制指令的软硬件接口的基础上,利用Matlab/DSP Builder建立快速傅里叶变换FFT核心运算指令基本模型,然后用Altera公司提供的Singacompiler工具对其进行编译,产生Quartus Ⅱ能够识别的VHDL源程序,并将此程序在Nios中自定制成相关的FFT运算指令.利用自定制的FFT运算指令,在Nios中利用C语言编写基于Nios的FFT算法程序,实现了FFT运算的软硬件协同设计.经测试表明,将FFT算法加入到Nios嵌入式处理器指令集中,可以帮助系统完成复杂的数据处理任务,增强Nios系统的实时处理能力.该设计方法打破了软硬件间的屏降,大大加快了系统的功能验证.     

高性能16位徽处理器IP软核设计

在对标准Intel 8086微处理器进行分析的基础上,本文介绍了一种与其指令集兼容、性能大幅提高的可重用16位微处理器IP软核的设计.从处理器体系结构的划分,到指令集的设计以及处理器内部各单元的设计,进行了比较详尽的阐述,并对该设计进行了软件仿真和硬件验证.该处理器采用缩短指令执行时钟周期、增加指令预取队列、改进总线接口时序和减少有效地址计算时间等系统架构的优化,使性能得到大幅度的提高;通过扩展指令集实现与标准8086、8088、80186和80188系列微处理器完全软件兼容.     

高性能PLC专用指令集处理器设计与仿真

该高性能PLC专用指令集处理器采用自主设计的PLC专用指令集,符合PLC指令特征,可减少该PLC专用指令集处理器执行的指令数,并采用32位RISC体系结构加快PLC程序的执行速度.该高性能PLC专用指令集处理器采用哈佛总线结构,寄存器组采用位编址模式,位处理器可加速PLC布尔运算,功能块单元可提高功能块指令执行的精度,并采用四级流水线提高PLC指令的执行速度.现已完成了该高性能PLC专用指令集处理器的系统功能仿真,经测试仿真结果正确.     

一种新的基于可配置处理器的异构多核线程级动态调度模型

本文针对基于可配置处理器的异构多核结构,提出一种新的线程级动态调度模型。此类异构多核系统中每个核分别针对某一应用做指令集扩展,调度器通过线程、处理器核以及指令集间的映射关系,动态调度线程至适合的处理器核,从而在没有大幅增加芯片面积的前提下,达到与每个核都具有全扩展指令集相近似的加速比,此外该模型还可以有效减少编程模型的复杂度。     

应用推动数字信号处理器发展

本文从设计和应用的角度分析了数字信号处理器(DSP)的特点，详细地从结构、指令集和运算单元方面阐述了DSP区别于其它处理器的特点；介绍了DSP的发展概况，从复杂指令单个乘法累加运算单元发展到复杂指令两个运算单元，又发展到简单指令多个运算单元，并指出是应用推动了DSP的飞速发展；最后，对DSP的发展作了预测，DSP将在多发射、嵌入式DSP核和控制运算混合处理器方向发展。     

Using the Timing Information of Heartbeats as an Entity Identifier to Secure Body Sensor Network

Security of the emerging body sensor network (BSN) in telemedicine applications is a crucial problem because personal medical information must be protected against flaws and misdeeds. The solution is, however, nontrivial because lightweight mechanisms have to be deployed to meet the stringent resource constraints of these networks. It has been suggested that the inherent ability of human body to transfer information is a unique and resource-saving method to secure wireless communications within a BSN. For example, physiological characteristics can be captured by individual sensors of a BSN to generate entity identifiers (EIs) for identifying nodes and even securing keying materials, i.e., by a biometric approach. This study demonstrates the performance analysis of such a biometric trait, i.e., the interpulse intervals (IPIs) of heartbeats that were calculated from electrocardiogram and photoplethysmogram of 99 subjects. Based on the characteristics of IPIs, a lightweight generation scheme of EIs is proposed. Individual randomness and group similarity of the generated EIs are then evaluated. False acceptance rate and false rejection rate are also calculated to measure the effectiveness of the proposed identification system. The results suggest that the readily available IPI information can be a good source for generating EIs among BSN nodes.      

可扩展处理器的自定义指令自动识别综述

近年来,可扩展处理器越来越多地应用于嵌入式系统当中.在可扩展处理器周围使用自定义指令能够保证一定的灵活性,同时也能很好地满足嵌入式应用对高性能和低功耗的需求.自定义指令自动识别是可扩展处理器设计中的关键问题之一.针对可扩展处理器的应用领域和发展趋势,介绍近年来自定义指令自动识别的研究进展;在此基础上,对于自定义指令识别涉及的关键步骤：中间表示生成、自定义指令枚举、自定义指令选择和代码转换,分别进行总结和归纳,分析不同方法的优点和难点;按照不同应用领域,对可扩展处理器的应用进行了总结和分析;最后展望了自定义指令自动识别的未来发展趋势和研究方向.     

一种针对位操作密集应用的扩展指令自动选择方法

本文提出一种结合位操作分析和变换的扩展指令自动选择方法。该方法在数据流图中引入新的位操作中间表示结点，可精简地描述位访问操作。编译器可对程序数据流图进行选择性循环展开和位操作分析优化，并将其转换为带有直接表示位赋值操作结点的数据流图。实验结果表明，基于新的数据流图进行扩展指令选择可有效提升位操作密集型应用的性能     

A VLIW processor with reconfigurable instruction set for embedded applications

This paper describes a new architecture for embedded reconfigurable computing, based on a very-long instruction word (VLIW) processor enhanced with an additional run-time configurable datapath. The reconfigurable unit is tightly coupled with the processor, featuring an application-specific instruction-set extension. Mapping computation intensive algorithmic portions on the reconfigurable unit allows a more efficient elaboration, thus leading to an improvement in both timing performance and power consumption. A test chip has been implemented in a standard 0.18-/spl mu/m CMOS technology. The test of a signal processing algorithmic benchmark showed speedups ranging from 4.3/spl times/ to 13.5/spl times/ and energy consumption reduced up to 92%.     

VLIW Processor Codesign for Video Processing

A codesign approach for complex video compression systems is presented. The system is based on a flexible and programmable VLIW (Very Long Instruction Word) architecture. The design approach can be subdivided into two phases: a quantitative analysis for deriving the main processor structure and a cosynthesis for generating the processor hardware and the compiler back-end. The analysis results of different video compression algorithms are summarized. This permits to adapt the processor to a set of related applications rather than to a particular task. A compiled instruction-set simulator for analyzing large data sets is presented. An HTML-based codesign framework is shown which documents and organizes the analysis data.     

A power-driven multiplication instruction-set design method for ASIPs

This paper presents a novel power-driven multiplication instruction-set design method for application-specific instruction-set processors (ASIPs). Based on a dual-and-configurable-multiplier structure, our proposed method devises a multiplication instruction set for low-power ASIPs. Our method exploits the execution sequences of multiplication instructions and effective bit widths of variables to reduce power consumed by redundant multiplication bits while minimizing the multiplication execution time. Experimental results on a set of DSP programs demonstrate that our proposed method achieves significant power reduction (up to 18.53%) and execution time improvement (up to 10.43%) with 18% area overhead.     

Integration of medium-throughput signal processing algorithms on flexible instruction-set architectures

Integrated circuits in telecommunications and consumer electronics are rapidly evolving towards single chip solutions. New IC architectures are emerging, which combine instruction-set processor cores with customised hardware. This paper describes a high-level synthesis system for integration of real-time signal processing systems on such processor cores. The compiler supports a flexible architectural model. It can handle certain types of incompletely specified architectures, and offers capabilities for retargetable compilation and architectural exploration. Results for a realistic application from the domain of audio processing indicate the feasibility and power of the presented approach.     

从ARM体系看嵌入式处理器的发展

文章介绍了ARM体系的发展历史，它的指令集特点，程序模型和利用ARM体系处理器的软件开发和硬件调试过程。同时从ARM体系，我们也可以看到RISC在嵌入式处理器领域的优势所在，以及它们将来必然在SOC（系统芯片）中获得广泛应用。