硅通孔互连技术的开发与应用

随着三维叠层封装、MEMS封装、垂直集成传感器阵列以及台面MOS功率器件倒装焊技术的开发,硅通孔互连技术正在受到越来越广泛的重视和研究。本文叙述了几种硅通孔互连的制造方法,及其应用。最后,进一步阐述了硅通孔互连中几项关键技术的研究现状以及存在的挑战。     

一种低成本的硅垂直互连技术

1引言 近年来，随着三维叠层封装技术和MEMS封装技术的发展，硅垂直互连技术正在受到越来越多的重视【1】。这一技术通过在硅片上制作出垂直电互连来实现芯片正面与背面或上下芯片之间的互连，从而缩短了互连线的长度并为芯片提供更为优异的电性能。其应用包括：台面MOS功率器件的倒装芯片封装【2】、垂直集成传感器阵列的制造【3】、RF-MEMS器件的封装【4】、高性能硅基板的开发【5】和芯片的三维叠层封装【6】。     

后摩尔时代的封装技术

介绍了在高性能的互连和高速互连芯片(如微处理器)封装方面发挥其巨大优势的TSV互连和3D堆叠的三维封装技术。采用系统级封装(SiP)嵌入无源和有源元件的技术,有助于动态实现高度的3D-SiP尺寸缩减。将多层芯片嵌入在内核基板的腔体中;采用硅的后端工艺将无源元件集成到硅衬底上,与有源元件芯片、MEMS芯片一起形成一个混合集成的器件平台。在追求具有更高性能的未来器件的过程中,业界最为关注的是采用硅通孔(TSV)技术的3D封装、堆叠式封装以及类似在3D上具有优势的技术,并且正悄悄在技术和市场上取得实实在在的进步。随着这些创新技术在更高系统集成中的应用,为系统提供更多的附加功能和特性,推动封装技术进入后摩尔时代。     

硅通孔互连技术的可靠性研究

随着电子封装持续向小型化、高性能的方向发展,基于硅通孔的三维互连技术已经开始应用到闪存、图像传感器的制造中,硅通孔互连技术的可靠性问题越来越受到人们的关注。将硅通孔互连器件组装到PCB基板上,参照JEDEC电子封装可靠性试验的相关标准,通过温度循环试验、跌落试验和三个不同等级的湿度敏感性测试研究了硅通孔互连器件的可靠性。互连器件在温度循环试验和二、三级湿度敏感试验中表现出很好的可靠性,但部分样品在跌落试验和一级湿度敏感性测试中出现了失效。通过切片试验和扫描电子显微镜分析了器件失效机理并讨论了底部填充料对硅通孔互连器件可靠性的影响。     

三维集成封装中的TSV互连工艺研究进展

为顺应摩尔定律的增长趋势,芯片技术已来到超越"摩尔定律"的三维集成时代。电子系统进一步小型化和性能提高,越来越需要使用三维集成方案,在此需求推动下,穿透硅通孔(TSV)互连技术应运而生,成为三维集成和晶圆级封装的关键技术之一。TSV集成与传统组装方式相比较,具有独特的优势,如减少互连长度、提高电性能并为异质集成提供了更宽的选择范围。三维集成技术可使诸如RF器件、存储器、逻辑器件和MEMS等难以兼容的多个系列元器件集成到一个系统里面。文章结合近两年的国外文献,总结了用于三维集成封装的TSV的互连技术和工艺,探讨了其未来发展方向。     

意法将TSV技术引入MEMS芯片量产

正意法半导体(ST)率先将硅通孔技术(TSV)引入MEMS芯片量产。在意法半导体的多片MEMS产品(如智能传感器、多轴惯性模块)内,硅通孔技术以垂直短线方式取代传统的芯片互连线方法,在尺寸更小的产品内实现更高的集成度和性能。硅通孔技术利用短垂直结构连接同一个封装内堆叠放置的多颗芯片,相较     

亚100 nm硅集成技术融合趋势

对亚100 nm硅集成技术融合趋势进行了展望。各项新技术使MOSFET器件可以按比例缩小到10 nm以下节点,让摩尔定律在未来很长时间继续有效。另一方面,随着硅通孔等技术的日益成熟,器件、芯片、晶圆和介质层之间将以各种灵活的方式进行互连,实现各式各样的三维硅集成。在摩尔定律指引下的器件小型化技术、沿着后摩尔定律方向的三维硅集成技术,以及两者之间的相互融合,是亚100 nm硅集成技术的发展方向。     

后摩尔时代的封装技术

综述了进入后摩尔时代半导体业界面临制造技术极限的挑战所进行的各种应对措施的现状,着重介绍了叠层封装、系统级封装、晶圆级封装、硅通孔技术等一些新型的三维垂直封装技术在电子电路集成方面的进展及高密度3D芯片封装的前景。     

MEMS器件封装技术

MEMS器件体积小,造价低,是未来传感器的发展方向,随着MEMS技术进步,惯性MEMS传感器、中等角频率传感器分辨率高且低成本的惯性组件,用于测量导弹姿态的偏航角和旋转滚动速率。MEMS器件中,封装技术极为重要性,坚固耐用的惯性MEMS器件,除集成技术外封装成为另一个核心,我们对封装技术进行探讨研究,旨在提高MEMS器件的可靠性。     

基于硅基MEMS工艺的Ka波段四通道短砖式三维集成T/R微系统

基于硅基微电子机械系统(MEMS)工艺设计了一种Ka波段四通道短砖式三维集成T/R微系统，实现四通道收发及功率合成功能。器件每个通道具备6 bit数控移相、5 bit数控衰减、电源调制等功能。该T/R微系统由两层硅基MEMS模块堆叠而成，每层硅基模块内部异构集成多个单片微波集成电路(MMIC),内部采用硅通孔(TSV)实现垂直互连，层间采用植球互连，器件尺寸为18 mm×19.5 mm×3 mm。经测试，在33～37 GHz频段内，器件单通道饱和发射功率大于30 dBm,接收增益约为35 dB,噪声系数小于4.6 dB。器件兼顾高性能和高集成度，可应用于雷达相控阵系统。     

双面电镀在先进封装中应用的可行性研究

在晶圆双面及孔的侧壁用一种简单的工序电沉积金属的能力,在先进封装和某些工艺中提供了一些基本的优势。双面电镀样机硬件已经过用配置垂直电镀槽的生产型ECD装置的试验。这种工艺已经成功地在几种不同的金属和多种应用中得以展示。     

高密度封装中互连结构差分串扰建模与分析

针对传统模型存在较大分析误差的问题,提出高密度封装中互连结构差分串扰建模与分析。在对互连结构差分传输线耦合关系分析的基础上,建立了四线差分结构串扰模型。运用该模型对互连结构差分串扰中的电阻、电容以及电感进行等效分析,解决高密度封装中互连结构差分串扰问题。经试验证明,此次建立模型平均误差为0.042,满足抑制高密度封装中互连结构差分串扰问题的精度需求。     

MEMS器件封装技术

综述了微电子机械系统(MEMS)封装主流技术,包括芯片级封装、器件级封装和系统及封装技术进行了。重点介绍了圆片级键合、倒装焊等封装技术。并对MEMS封装的技术瓶颈进行了分析。     

Application of Au-Sn eutectic bonding in hermetic radio-frequency microelectromechanical system wafer level packaging

Development of packaging is one of the critical issues toward realizing commercialization of radio-frequency-microelectromechanical system (RF-MEMS) devices. The RF-MEMS package should be designed to have small size, hermetic protection, good RF performance, and high reliability. In addition, packaging should be conducted at sufficiently low temperature. In this paper, a low-temperature hermetic wafer level packaging scheme for the RF-MEMS devices is presented. For hermetic sealing, Au-Sn eutectic bonding technology at temperatures below 300°C is used. Au-Sn multilayer metallization with a square loop of 70 μm in width is performed. The electrical feed-through is achieved by the vertical through-hole via filling with electroplated Cu. The size of the MEMS package is 1 mm × 1 mm × 700 μm. The shear strength and hermeticity of the package satisfies the requirements of MIL-STD-883F. Any organic gases or contamination are not observed inside the package. The total insertion loss for the packaging is 0.075 dB at 2 GHz. Furthermore, the robustness of the package is demonstrated by observing no performance degradation and physical damage of the package after several reliability tests.     

几种新的封装工艺

文章介绍了几种新的封装工艺,如新型圆片级封装工艺——OSmium圆片级封装工艺,它能够把裸片面积减少一半;新型SiP封装工艺——Smafti封装工艺,它改进了传统SiP封装工艺,把传输速度提高了10倍;超薄型封装工艺,超薄型变容二极管和Wi-Fi系统功率放大器;CDFN封装工艺和RCP封装工艺等。     

Electrical test strategies for a wafer-level packaging technology

A wafer-level packaging (WLP) technology is under development that provides compliant electrical leads with a density as high as 12,000 per cm/sup 2/. The leads are batch processed while the integrated circuits are still in wafer form through a series of relatively simple photolithographic steps. After electrical testing, the wafers are diced and the integrated circuits (ICs) are ready for direct assembly to an interconnect substrate. Sufficient lateral and vertical compliance is provided by the leads to accommodate the nonplanarity encountered during assembly and the thermal mismatch between the IC and substrate during normal operation. The high density of compliant leads presents both challenges and opportunities for electrical testing. This paper first summarizes the process technology used to fabricate these high-density electrical contacts. Several potential test strategies are then introduced that may take advantage of these contacts.     

基于BCB键合的MEMS加速度计圆片级封装工艺

对基于BCB的圆片级封装工艺进行了研究,该工艺代表了MEMS加速度计传感器封装的发展趋势,是MEMS加速度计产业化的关键。选用3000系列BCB材料进行MENS传感器的粘结键合工艺试验,解决了圆片级封装问题,在低温250℃和适当压力辅助下≤2．5bar（1bar=100kPa）实现了加速度计的圆片级封装,并对相关的旋涂、键合、气氛、压力等诸多工艺参数进行了优化。     

电子封装技术发展现状及趋势

现今集成电路晶圆的特征线宽进入微纳电子时代,而电子产品和电子系统的微小型化依赖先进电子封装技术的进步,封装技术已成为半导体行业关注的焦点之一。主要介绍了近年来国内外出现的有市场价值的封装技术,详细描述了一些典型封装的基本结构和组装工艺,并指出了其发展现状及趋势。各种封装方法近年来层出不穷,实现了更高层次的封装集成,因而封装具有更高的密度、更强的功能、更优的性能、更小的体积、更低的功耗、更快的速度、更小的延迟、成本不断降低等优势,其技术研究和生产工艺不可忽视,在今后的一段时间内将拥有巨大的市场潜力与发展空间,推动半导体行业进入后摩尔时代。     

Design optimization of one-turn helix: a novel compliant off-chip interconnect

As the rapid advances in integrated circuit (IC) design and fabrication continue to challenge and push the electronic packaging technology, in terms of fine pitch, high performance, low cost, and good reliability, compliant interconnects show great potential for next-generation packaging. One-turn helix (OTH) interconnect, a compliant chip-to-next level substrate or off-chip interconnect, is proposed in this work, and this interconnect can facilitate wafer-level probing as well as wafer-level packaging without the need for an underfill. The interconnect has high mechanical compliance in the three orthogonal directions, and can accommodate the differential displacement induced by the coefficient of thermal expansion (CTE) mismatch between the silicon die and an organic substrate. The fabrication of the helix interconnect is similar to the standard IC fabrication, and the wafer-level packaging makes it cost effective. In this paper, we report the fabrication of an area array of helix interconnects on a silicon wafer. Also, we have studied the effect of interconnect geometry parameters on its mechanical compliance and electrical parasitics. Thinner and narrower arcuate beams with larger radius and taller post are found to have better mechanical compliance. However, it is found that structures with excellent mechanical compliance cannot have good electrical performance. Therefore, a trade off is needed for the design of OTH interconnect. An optimization technique using response surface methodology has been applied to select the optimal structure parameters. The optimal compliant OTH interconnect will have a total standoff height of about 100 /spl mu/m, a radius of about 35 /spl mu/m and a cross section area of about 430 /spl mu/m/sup 2/.