在多电源多电压的时代符合UPF单元库／环境

各式各样的低功耗设计技术需要被使用来降低设备的功耗,进而增加电池的使用寿命。芯片设计的每个步骤都需要低功耗方案,如何有效地设计与管理这些复杂的低功耗方案成为了一个至关重要的课题。本文我们将回顾传统多电源多电压设计流程,然后与基于统一功率格式方法学做一个比较。稍后,我们将介绍专用单元库的需求以及分享一些我们对统一功率格式方法学的看法。     

台积电和ARM合作，显著降低65nm低功耗测试芯片的功耗

日前，台积电和ARM宣布：双方在65nm低功耗测试芯片上的设计合作显著降低了其动态功率和耗散（Leakage）功率。两家公司认为创新的低功耗设计技术对于最终的成功起到了关键的作用。     

台积电和ARM合作降低65纳米低功耗测试芯片功耗

台积电和ARM日前联合宣布：双方在65纳米低功耗测试芯片上的设计合作显降低了其动态功率和耗散（Leakage）功率。两家公司认为创新的低功耗设计技术对于最终的成功起到了关键的作用。     

技术动态

台积电联手ARM降低65纳米芯片功耗台积电(TSMC)和ARM宣布:双方在65纳米低功耗测试芯片上的设计合作显著降低了其动态功率和耗散(Leakage)功率。两家公司认为创新的低功耗设计技术对于最终的成功起到了关键的作用。     

智原IP业务 移转由子公司寅通科技负责

寅通科技（Innopowar Technology）为智原科技（Faraday Technology）loo％持股之子公司。即日起，寅通科技透过与智原之间fP交互授权。成为智原科技独家的IP经销商。透过双方的紧密合作，寅通科技将在智原科技超过15年的IP开发经验的帮助下．担负集团基础IP研发及代理智原整体IP业务事业主轴之角色．展开IP开发、业务推广以及客户服务的业务。     

利用VoltageStorm和APSI工具进行chip-package静态电源分析

目前的片上系统(SoC)设计特点是持续增大的芯片尺寸,集成更多的IP模块,多种电源电压供电,以及封装对供电电压的影响,这加大了不可预测的电压降带来芯片失败的风险。为降低此风险,可使用Cadence公司的SoC电源完整性分析和验证工具VoltageStorm,并结合APSI提取的封装模型,进行chip-package电源完整性分析。本文将结合实际设计项目,介绍利用Cadence公司VoltageStorm和APSI工具进行chip-package电源完整性分析的具体实现。     

台积电和ARM合作，显著降低65纳米低功耗测试芯片的功耗

日前，台积电和ARM宣布：双方在65纳米低功耗测试芯片上的设计合作显著降低了其动态功率和耗散（Leakage）功率。两家公司认为创新的低功耗设计技术对于最终的成功起到了关键的作用。 长达一年的合作成果是一片拥有先进功耗管理技术的基于ARM926EJ-S^TM处理器的65纳米测试芯片。通过采用动态电压和频率缩放技术，测试芯片可以在针对各种运行模式的最低可能功耗水平下运行。这样，ARM测试芯片将动态功耗降低了50％以上。此外令人瞩目的是在这个台积电65LP低耗散工艺上，先进的功率门控技术进一步把待机耗散降低了8倍。     

多核处理器功耗优化与评估技术发展综述

多核处理器已经成为当前处理器设计的主流,其并行处理能力显著提高了处理器的性能,同时,多核处理器本身的高度集成度也使其功耗显著上升,从而在一定程度上限制了多核处理器的发展。本文描述了低功耗设计的基本理论、常用的低功耗设计技术和多核处理器中的功耗评估技术,并分析和总结了低功耗多核处理器研究的最新进展,可为多核处理器的设计提供有益的参考。     

智原科技推出90nm和65nm的微型硅智财组件库miniLib^TM

智原科技日前宣布推出其90nm和65nm的miniLib^TM微型硅智财组件库（cell library），且包含标准制程（SP）与低漏电流（LL）制程。miniLib^TM的优势在于维持既有的效能下，还可节省高达约15％的面积，同时，以90nm SP为例，动态功率和静态功率还能分别减少15％和20％。     

适用于便携式产品的低功耗IGLOO系列FPGA

低功耗的IGLOO系列FPGA在Flash工艺的ProASIC3FPGA基础上，采用了多种功率优化技术和130nm工艺，使静态功耗降至5uW，可延长便携式应用的电池寿命达5倍，满足了便携式应用对功耗的严苛要求。IGLOO系列FPGA支持1．2V电压，具有多种功率模式以优化功耗，包括Flash＊Freeze模式、低功耗工作模式和睡眠模式。在Flash＊Freeze模式下，Flash＊Freeze技术能够节省功耗，无须关断电源，同时维持FPGA的内容。I／O处于三态，SRAM和寄存器内容得以保存，但时钟不翻转，I／O、JTAG引脚和PLL不会消耗功率，设计人员还能利用Flash＊Freeze引脚在1μS之内迅速及简便地进入或退出特殊的低功耗模式。     

开发SiP设计服务能力,智原进一步提升整合优势与竞争力

智原科技(Faraday Technology)宣布将开始提供SiP(system in Package)设计服务,目前已开发RFSiP项目,主要应用于GPS产品。智原并将持续优化其设计流程,包括     

嵌入式系统中微控制器低功耗设计的实现

文章介绍了微控制器中的新的低功耗技术--深度睡眠模式,同时也介绍了产生功率消耗的因素,讨论如何配置微控制器以在嵌入式系统中实现超低功耗的设计。     

嵌入式系统设计中的低功耗技术

为了探讨嵌入式系统的低功耗技术降低嵌入式系统的功率消耗,文中从硬件和软件两个方面对嵌入式系统设计的低功耗问题进行了分析和研究。     

面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

便携设计中模拟开关的变迁

引言 与电源设计应用中传统大功率MOSFET开关和存储应用中多位数据总线开关相比，模拟开关大大不同。一般来讲，模拟开关主要用于切换手机等便携式设计中的小功率模拟信号。但是．在最近的便携式设计中附加功能的推动下，模拟开关从传统的低带宽音频开关发展成为高速混合信号开关。由于模拟开关具有低功耗、低漏电流及小封装等特点，在某些设计中甚至可以将其用作低功耗DC信号开关。     

CDMA通信系统中一种新的功率控制算法

随着通信业务的不新增加，低功耗设计的原则将进一步深入到网络结构、电路设计、协议以及资源管理算法等各个方面。分析了关于功率控制算法的意义及分类，并提出一种低功耗资源管理算法——改进的分布式受限功率控制算法(IDCPCA)。该算法的主要思想是：当所需发射功率因信道质量严重衰落而超过系统所能提供的发射功率时，为减少对其他用户的干扰，采取降低发射功率的做法从而达到功率节能控制的效果。     

SoC设计中的低功耗技术

SoC越来越成为设计的主流趋势，而应用系统对低功耗无止境的需求，使得SoC低功耗设计技术变得日益重要。本文首先介绍了低功耗的基本概念，包括原理、优化技术等，着重介绍了面向SoC的系统级功耗优化技术，最后展望了SoC低功耗设计的一些发展方向。     

便携设计中模拟开关的变迁

引言 与电源设计应用中传统大功率MOSFET开关和存储应用中多位数据总线开关相比，模拟开关大大不同。一般来讲，模拟开关主要用于切换手机等便携式设计中的小功率模拟信号。但是，在最近的便携式设计中附加功能的推动下，模拟开关从传统的低带宽音频开关发展成为高速混合信号开关。由于模拟开关具有低功耗、低漏电流及小封装等特点，在某些设计中甚至可以将其用作低功耗DC信号开关。本文将介绍模拟开关的迁移轨迹，让读者了解便携式基带设计的市场趋势。     

SoC低功耗多电压设计方法的研究进展

综述了片上系统(SoC)低功耗多电压设计方法的研究进展.介绍了低功耗多电压设计方法的研究背景和国内外的研究现状.重点探讨了低电压、多电源电压、电源门控、动态电压频率缩减(DVFS)和自适应电压缩减(AVS)等多电压低功耗设计方法.最后,对低功耗多电压设计方法未来的发展趋势进行了预测和分析,认为DVFS和AVS等新颖的低功耗设计方法将成为未来学术界和工业界研究的热点.     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18 μm 1P6M 自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825 mm×7.820 mm,规模为200万门,工作频率为100 MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77 %,满足350 mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。