Viterbi-IP核纠错性能的验证

为了快速准确地验证不同错误模式下Viterbi IP核的纠错性能,提出了一种在Matlab和Mod elsim中基于文件输入输出操作的方法来仿真验证该IP核的纠错性能.首先介绍了该IP核的使用方法,然后详细给出了该方法的每个步骤并提供了源程序.仿真实验表明,该方法能处理大容量的编译码数据,而且能很容易地对错误的模式进行修改,便于仿真不同情况下的纠错性能.该方法也适用于其他功能IP核,因此有较好的实际应用价值.     

基于RSIP核编译码器的设计与FPGA实现

Altera公司的Reed-Solomon(RS)IP核功能强大,但使用该IP核需要进行握手信号的设计。介绍了一种基于IP核来实现RS编译码器的设计方法。分析了RS编译码器IP核握手信号的时序原理,并设计了相应的信号产生模块。介绍了RS IP核的参数配置和使用方法,并提供了整体的模块电路。为验证设计的正确性,对编译码器进行了时序仿真。针对具有最大误码的连续编码数据流进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错性能。     

ATM流量控制器IP核的设计和实现

介绍了ATM的流量类型和流控机制,提出了一种ATM流量控制器IP核的设计实现方案,通过采用Verilog HDL语言进行描述并在ModelSimSE6．0下进行的功能仿真证明,该流量控制器IP核的流控功能正常,方案设计正确。     

可配置的TFT-LCD控制器IP核的设计

设计实现了一种基于Avalon总线的,显示分辨率和像素深度均可配置的TFT-LCD控制器IP核.根据自顶向下的设计思想,将IP 核进行层次功能划分设计,采用Verilog 硬件描述语言实现该控制器以及它的外围逻辑时序的全部功能.并对IP 核进行仿真验证,最后加入到Nios II系统中,该IP 核经测试效果良好.     

连接主从IP核的Octagon环形网络拓扑结构

本文提出了一种连接主从IP核的Octagon环型(Master-Slave IP Core connected Octagon Loop,MSOL)拓扑结构,该拓扑结构具有8m个节点,并且每个节点分别连接主从IP核,除外层环上各核连接3个相邻节点外,内层环上各节点均与4个相邻节点连接。MSOL是一种拓扑结构简单、平面的、对称的并且具有良好扩展性的互连网络,采用基于最短路径的路由算法,在仿真实验中,对MSOL,Mesh和Cluster-Mesh网络的平均通讯延迟和平均吞吐量进行了模拟分析,结果表明MSOL互连网络较好的平衡了网络性能和成本,是一种更为优化、高效的片上网络拓扑结构。     

基于FPGA数字音频嵌入的IP核设计

针对视频与音频播放不同步的问题,提出了一种基于FPGA的数字音频的嵌入的IP核设计方案,并给出了VHDL代码实现及时序仿真波形.实践证明基于FPGA的数字音频的嵌入的IP核设计不仅较好解决了视、音频延时问题,而且系统灵活可靠,代码可以重复利用,大大降低了重复购买专用芯片的应用成本.     

用于测试SDRAM控制器的PDMA

设计了一种用于测试SDRAM的可编程直接存储器存取控制模块(PDMA)，把设计的PDMA作为IP软核，在基于PCI环境的RTL仿真平台上进行功能仿真、综合并将结果下载到PFGA上，建立基于FPGA的测试平台进行硬件测试验证。结果表明，板上PDMA工作频率66MHz，达到快速访问的设计要求。PDMA仿真了多个IP与SDRAM的数据交换，并且建立在通用的PCI环境下。因此本设计方法和建立的仿真测试环境可用于不同的IP，是解决不同IP开发中十分重要的仿真测试方案，大大缩短了IP开发的测试和验证的时间，对于发展IP软核有重要意义。     

基于IP核FIR滤波器的设计与FPGA实现

介绍了一种基于Altera公司IP核进行FIR数字滤波器的参数设计及在FPGA中的快速实现方法。为了达到FIR滤波器的性能要求,介绍了Matlab和IP核中信道冲激响应的阶数和时域系数的设计方法。编程实现了时域卷积运算,并给出了冲激响应和输入数据比特量化的方法和结果。为验证FIR滤波器设计的正确性,分别给出了Matlab和Model Sim中FIR低通滤波器的仿真输入波形和滤波输出波形。仿真结果表明,设计的滤波器通带信号完整,阻带滤波性能良好,该方法具有较好地适用性。     

基于APB总线接口的SPI协议IP核的设计与验证

基于APB总线接口,设计了一种可灵活配置为Master／Slave模式、设置传输速率、支持DMA功能并适用于4种时钟模式的SPI协iK．IP核。首先介绍7SPI协议标准,然后详细说明了该IP核的系统结构、接口信号和子模块设计,并使用TVerilogHDL语言实现硬件设计。最后通过了FPGA时序仿真,验证了该设计的正确性。该IP核已成功用于一款通信芯片,证明了该IP核在实际工程中的可行性。     

8位高速微控制器IP软核的设计与实现

本文介绍了一种8位高速微控制器IP软核的设计,该IP采用哈佛总线和二级流水线,指令集与PIC16F676兼容。本文按照自顶而下的设计流程,首先定义了该MCUIP核的顶层功能和体系结构,然后对各单元模块进行了详细的设计,讲述了IP软核的设计方法及其仿真验证,并对该微控制器的读/写时序进行了分析。     

嵌入式SoC中PWM IP核的设计实现

利用PWM可以简单方便地扩展语音功能.系统阐述了一种用于嵌入式SoC中的PWM IP核的功能和结构,采用Verilog硬件描述语言实现各子模块的设计,利用VCS工具进行仿真和验证,并详细介绍了录音回放模式的FPGA板级测试过程.该PWM IP核主要用于产生高质量的声音和音调,已经成功应用于一款嵌入式微处理器芯片中,并通过实际的流片和测试.     

基于SOPC的音乐播放系统

提出了一种基于NiosII的音乐播放系统,主要实现通过对在SD卡存放的音频文件的读取操作,经过Avalon总线送至音频DAC电路播放音频文件。本设计基于SOPC技术,使用NiosII软核处理器实现,包括软硬件设计两个主要部分。硬件部分主要负责对WM8731和SD卡的ip核编写及调试以使其能挂在总线上,使硬件实现其功能。软件部分主要负责对SD卡按其时序进行音频文件的读取操作。     

Internet Multicasting of IPTV With Essentially-Zero Delay Jitter

A technology for multicasting packetized multimedia streams such as IPTV over the Internet backbone is proposed and explored through extensive simulations. An RSVP or DiffServ algorithm is used to reserve resources (i.e., bandwidth and buffer space) in each packet-switched IP router in an IP multicast tree. Each IP router uses an Input-Queued (IQ) switch architecture with unity speedup. A recently proposed low-jitter scheduling algorithm is used to pre-compute a deterministic transmission schedule for each IP router. The IPTV traffic will be delivered through the multicast tree in a deterministic manner, with bounds on the maximum delay and jitter of each packet (or cell). A playback buffer is used at each destination to filter out residual network jitter and deliver a very low-jitter video stream to each end-user. Detailed simulations of an IPTV distribution network, multicasting 75 high-definition video streams over a fully-saturated IP backbone are presented. The simulations represent the transmission of 129 billion cells of real video data and where performed on a 160-node cluster computing system. In the steady-state, each IP router buffers approx. 2 cells (128 bytes) of video data per multicast output-port. The observed delay jitter is zero when a playback buffer of 15 milliseconds is used. All simulation parameters are presented.      

IP电话的若干网络技术问题

IP电话近年来发展很快。文章讨论了IP电话的若干重要的网络技术问题,如:在接收端对话音分组进行还原时采取的策略;对不同的分组给予不同的服务以及IP电话的应用层协议等。     

基于导航雷达记录回放仪接口板的设计与实现

基于记录回放仪项目,此项目采用的采集卡仅具备两个模拟输入通道,无法对雷达视频信号及多个标志位信号进行同步采集,由此设计了接口板,提出单通道采集多路信号的记录回放仪设计方案与实现方法,解决了记录回放仪中单个采集卡对多路信号采集的问题。文中设计的接口板适用于多种型号导航雷达,核心固化,易于升级,可扩展性好,成本低廉。     

基于BIST的编译码器IP核测试

介绍了用于IP核测试的内建自测试方法（BIST）和面向测试的IP核设计方法,指出基于IP核的系统芯片（SOC）的测试、验证以及相关性测试具有较大难度,传统的测试和验证方法均难以满足。以编译码器IP核为例,说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程,通过加入测试外壳实现了对IP核的访问、隔离和控制,提高了IP核的可测性。     

以太网MAC层IP软核设计方法研究

主要论述了在SOC产品开发中如何设计以太网MAC层IP软核.针对目前以太网MAC层IP软核设计的实际情况,分析了三种常用的IP软核设计方法的优缺点,提出了一种改进的U型IP软核设计方法.并运用此方法先对以太网MAC层IP软核进行层次化的自顶而下设计,再对其进行自底而上地实现与集成,最后得到该IP软核整体.经过对该软核的测试与结果分析,验证了其能够实现以太网MAC层协议功能,达到了设计目标.该研究将对今后的以太网MAC层IP软核及相关产品开发具有重要的参考价值.     

ALTECC_DECODER IP核的IEEE 1500 Wrapper设计

IP核的广泛应用提高了电路集成的效率。由于众多功能各异的IP核集成在电路中,完善的测试机制是确保其正常工作的前提。因此,如何对IP核进行测试成为复用IP核技术必须解决的问题。IEEE Std 1500提供了IP核的测试实现机制,文中基于IEEE 1500研究如何实现IP核的Wrapper设计,实验以Hamming码译码IP核ALTECC_DECODER为测试对象,验证了IEEE 1500 Wrapper可有效地对IP核进行测试。     

Calculation of packet jitter for non-poisson traffic

The packet delay variation, commonly called delay jitter, is an important quality of service parameter in IP networks especially for real-time applications. In this paper, we propose the exact and approximate models to compute the jitter for some non-Poisson FCFS queues with a single flow that are important for recent IP network. We show that the approximate models are sufficiently accurate for design purposes. We also show that these models can be computed sufficiently fast to be usable within some iterative procedure, e.g., for dimensioning a playback buffer or for flow assignment in a network.     

分布式VoIP监管系统的设计与实现

VoIP技术的发展和广泛应用对网络信息内容监管提出了新的挑战。针对网络VoIP监管所存在的数据流量大、编解码速度慢等问题，提出一种分布式VoIP监管模型，该模型采用快速截包、自适应语音编码和语音会话同步等关键技术．实现了一个快速实时语音监管系统。对系统的监管效率和语音延时状况也进行了详细测试，结果表明．该监管模型在保证较好语音回放质量的基础上，实现了实时在线监听语音会话功能。