基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

一种抗单粒子多节点翻转的存储单元

为解决纳米CMOS工艺下单粒子多节点翻转的问题,提出了一种加固存储单元(RH-12T)。在Quatro-10T存储单元基础上对电路结构进行改进,使存“0”节点不受高能粒子入射的影响,敏感节点对的数目是晶体管双立互锁(DICE)存储单元的一半。基于敏感节点对分离和SET缩减原理,进行了加固存储单元版图设计。在相同设计方法下,该存储单元的敏感节点间距是DICE存储单元的3倍。抗SEU仿真结果表明,该存储单元具备单节点翻转全加固能力。全物理模型单粒子瞬态仿真结果表明,该存储单元的线性能量转移 (LET)翻转阈值为DICE存储单元的2.8倍,能有效缓解单粒子多节点翻转的问题。     

DICE型D触发器三模冗余实现及辐照实验验证

分析了三模冗余(TMR)型D触发器和双互锁存储单元(DICE)型D触发器各自的优点和缺点,基于三模冗余和双互锁存储单元技术的(TMRDICE)相融合方法,设计实现了基于双互锁存储单元技术的三模冗余D触发器。从电路级研究了TMRDICE型D触发器抗单粒子翻转的性能,与其他传统类型电路结构的D触发器进行了抗单粒子翻转性能比较,并通过电路仿真和辐照实验进行了验证。仿真结果表明,TMRDICE型D触发器的抗单粒子翻转性能明显优于传统的普通D触发器、TMR型D触发器和DICE型D触发器。辐照实验结果表明,TMRDICE型D触发器具有最小的翻转截面。     

0.18μm工艺下单粒子加固锁存器的设计与仿真

在近年国际上出现的两种记忆单元DICE（DualInterlockedstoragecell）和GDICE（DICEwithguard—gates）基础上，设计了两种抗单粒子加固锁存器，称为DICE锁存器和GDICE锁存器，加工工艺为0.18μm。对这两种锁存器的改进减少了晶体管数量，降低了功耗，增强了抗单粒子瞬态（singleeventtransient，SET）能力。分别对比了两种锁存器的优缺点。建立了一种单粒子瞬态仿真模型。将该模型连接到锁存器的敏感点．仿真测试了这两种锁存器的抗单粒子翻转（singleeventupset，SEU）能力，得到一些对版图设计有意义的建议。通过比较得知：如果没有特殊版图设计，在单个敏感点被打翻时，DICE锁存器和GDICE锁存器的抗单粒子翻转能力比较强：而在两个敏感点同时被打翻时，抗单粒子翻转能力将比较弱。但如果考虑了特殊版图设计。那么这两种锁存器抗单粒子翻转的优秀能力就能体现出来。     

一种改进的对抗软错误电路结构设计

给出了一种改进的基于时钟沿的自我检测和纠正的电路结构,以纠正由单粒子翻转（SEU）引起的数据错误。简单概述了已有的检测和纠正SEU的电路结构,并在该电路的基础上提出了改进的电路结构,以实现对触发器以及SRAM等存储器的实时监控,并可以及时纠正其由于SEU引起的数据错误。采用内建命令进行错误注入模拟单粒子翻转对电路的影响。改进的电路与原来的电路相比,以微小的面积和较少的资源换取更高的纠错率。     

基于DICE结构的主-从型抗辐照触发器设计

基于双互锁存储单元(DICE)结构,采用TSMC 0.18μm体硅CMOS工艺,设计了一个带复位和清零端的主一从型抗辐照触发器.通过将数据存放在不同的节点以及电路的恢复机制,使单个存储节点具有抗单粒子翻转的能力.采用多种改进设计,增强抗单粒子瞬态脉冲(single event transient,SET)的能力,并且降低了电路功耗.通过Spectre仿真,测试了触发器的抗单粒子翻转(single event upset,SEU)能力,确定了版图设计规则.采用新颖的3倍高度的版图布置及环栅NMOS结构,消除了总剂量效应;采用双保护环,降低了单粒子闩锁效应;最终完成了全方位抗辐照的触发器电路设计.     

单粒子翻转加固锁存器分析与辐照试验验证

对目前基于软错误屏蔽、施密特触发及双互锁单元结构的几种单粒子翻转加固锁存器进行分析,并从面积、延时、功耗和抗单粒子翻转能力等方面进行综合比较。着重剖析了DICE结构的多节点翻转特性,研究了敏感节点隔离对抗单粒子翻转能力的影响,设计了测试芯片,并进行了辐照试验验证。辐照试验结果表明,相比于其他加固锁存器结构,DICE结构的单粒子翻转阈值最高,翻转截面最低,功耗延时积最小。当敏感节点隔离间距由0.21 μm增大到2 μm时,DICE结构的单粒子翻转阈值增大157%,翻转截面减小40%,面积增大1倍。在DICE结构中使用敏感节点隔离可有效提高抗单粒子翻转能力,但在具体的设计加固中,需要在抗辐照能力、面积、延时和功耗之间进行折中考虑。     

一种抗单粒子瞬态扰动触发器加固结构

提出了一种新型的电阻-电容抗辐射触发器加固结构(RC-DICE),并与DICE结构加固触发器、RDFDICE结构加固触发器进行了比较。测试电路利用0.18μm体硅CMOS工艺进行流片,单粒子验证试验在中国原子能科学研究院抗辐射应用技术创新中心进行。结果证明:新型抗辐射加固触发器在50 MHz工作频率下,单粒子翻转线性能量转移阈值≥37 MeV·cm~2/mg,能够满足航天应用的需求。     

基于RHBD技术CMOS锁存器加固电路的研究

对基于RHBD技术CMOS D锁存器抗辐射加固电路设计技术进行了研究,并对其抗单粒子效应进行了模拟仿真.首先介绍了基于RHBD技术的双互锁存储单元(DICE)技术,然后给出了基于DICE结构的D锁存器的电路设计及其提取版图寄生参数后的功能仿真,并对其抗单粒子效应给出了模拟仿真,得出了此设计下的阈值LET,仿真结果表明:基于DICE结构的D锁存器具有抗单粒子效应的能力.     

一种新颖高效抗SEU/SET锁存器设计

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.