高速MAC单元的设计

本文介绍一个高性能的17位乘17位加40位的乘加单元(MAC)的设计，通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算，大幅度地提高了MAC单元的性能，在乘法器的设计中采用了改进的Booth编码技术，并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作，缩短了乘法器中关键路径的长度，最后利用HDL对设计进行描述，结合ASIC工艺库进行了综合以及资源和时延分析。     

采用Booth算法的16×16并行乘法器设计

介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。     

基于Booth算法的32×32乘法器IP核设计

在Booth算法的基础上,提出了一个适用于多媒体加速单元(Multirnedia Accelerator)的乘法器IP核设计。通过增加一位符号位,本设计支持32X32无符号和有符号乘法。通过一个32X9结合2-bit Booth算法阵列乘法器循环四次加法．完成32bit乘法。前四个时钟周期,每次处理一个9bit乘法,后两个周期分别处理低32bit和高32bit加法。我们采用2．5v,0．25μm SMIC CMOS工艺,实现乘法器的设计,其中部分积求和部分和ALU单元．Hspice仿真的最大延迟分别为0．64ns,1．51ns。     

DSP专用高速乘法器的设计

介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效.     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目，提出了一种压缩器混用的Wallace树结构压缩阵列，并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计，有效降低了乘法器的延时和面积。经FPGA仿真验证表明，该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。     

基于Booth算法的32位流水线型乘法器设计

为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallace树型结构对部分积进行压缩,最后再根据各级的延迟,在电路中插入了流水线寄存器,使其运算速度得到了提高.该乘法器使用GSMC 0.18μm工艺进行综合.经过仿真验证,该乘法器大大减少了在保留站中等待执行的乘法指令的完成时间,使每个时钟周期都有一条新的乘法指令被发送至乘法器进行运算.     

32位高速浮点乘法器优化设计

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器.采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积.对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns.     

一种FFT蝶形处理器中的乘法器实现

讨论了一种FFT结构中乘法器实现。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用改进的Wallace树型和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。     

基于部分积概率分析的高精度低功耗近似浮点乘法器设计

浮点乘法器是高动态范围(HDR)图像处理、无线通信等系统中的关键运算单元,其相比于定点乘法器动态范围更广,但复杂度更高。近似计算作为一种新兴范式,在受限的精度损失范围内,可大幅降低硬件资源和功耗开销。该文提出一种16 bit半精度近似浮点乘法器(App-Fp-Mul),针对浮点乘法器中的尾数乘法模块,根据其部分积阵列中出现1的概率,提出一种对输入顺序不敏感的近似4-2压缩器及低位或门压缩方法,在精度损失较小的条件下有效降低了浮点乘法器资源及功耗。相较于精确设计,所提近似浮点乘法器在归一化平均错误距离(NMED)为0.0014时,面积及功耗延时积方面分别降低20%及58%;相较于现有近似设计,在近似位宽相同时具有更高的精度及更小的功耗延时积。最后将该文所提近似浮点乘法器应用于高动态范围图像处理,相比现有主流方案,峰值信噪比和结构相似性分别达到83.16 dB 和 99.9989%,取得了显著的提升。     

24bit输入的高精度D／A处理器的制作

去年,NPC发布高性能数字滤波器SM5842AP,这种数字滤波器可设计成专业用的26×24bit并联乘法器和32bit累加器。可得到高精度的运算功能,而且还可进行最大24bit字长输入数据最大24bit字长输出数据的信号处理。众所周知,CD与DAT均是16bit,因此没有必要采用24bit字长。但是,数字音响接口,专业用规格和家用规格可能输出最大24bit数据。