基于CIockExplorer的时钟树插入技术研究

随着SoC芯片设计复杂度的日益增加,芯片内部时钟设计也越来越复杂。基于华大九天SoC时钟设计工具ClockExplorer对SoC芯片内部模块进行了时钟树插入技术的系统研究,使用ClockExplorer工具进行时钟树综合,并进行门控时钟的插入和时钟拓扑结构的优化,从而验证国产EDA工具的功能。     

一种高分频下数字IC的低功耗逻辑综合方案

针对时钟分频系数较大的情况下,传统电路实现分频需要大量的寄存器,导致芯片功耗和面积增加的问题,提出了一种异步分频与门控时钟技术相结合的低功耗逻辑综合方案。基于HHGrace 0.11 μm ULL工艺,通过采用所提出的方案和使用Design Compiler工具,完成了高精度Σ-Δ ADC芯片中数字集成电路的逻辑综合。结果表明,使用该方案得到的数字IC的功耗为132.627 μW。与传统方案相比,功耗降低了38.88%,面积缩小了2.7%。与门控时钟综合方案相比,功耗降低了25.43%。     

SoC逻辑综合阶段的时序收敛方法

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积和负载等多方面的约束.针对当前SoC设计综合面对的挑战,结合实际项目中的经验,提出了一种有效的对序收敛方法.该方法通过合理利用锁存器的特点设置虚假时钟占空比以及硬化时钟管理模块等方法,能够有效地改善时序,得到了预期的综合结果;从而降低了后端设计难度,减少了整个后端流程的反复时间,加快了设计周期.     

基于Encounter的低功耗时钟树综合研究

以基于Cadence CCOPT引擎设计时钟树为例,介绍了以降低时钟树功耗为主要目的,使用门控技术,以及选择合适缓冲器、反相器构建时钟树的方法。通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,使用门控技术和选用不同缓冲器、反向器对整个时钟树的功耗及性能影响进行分析。实验结构表明,对使用门控技术芯片的功耗在不同的操作条件下,整个时钟树上的功耗节省约50%;适合使用缓冲器和方向器构建时钟树。同时,在使用达到相同驱动的能力缓冲器和反相器情况下,使用缓冲器的时钟树较使用反相器的时钟树节省30%。     

一种低功耗SoC设计中的时钟隔离技术

在一些复杂的SoC中,往往要使用嵌入式存储器,而双边访问的嵌入式存储器(DARAM)常用于许多低功耗的场合。这样,用时钟的双边沿来控制存储器的读写数据是不可避免的。这种时钟用作数据(clock as data)的情况通常会在SoC设计的逻辑物理综合阶段产生很多时序收敛的棘手问题,时钟隔离电路恰好能解决这个问题。实践证明,这种改进的时钟电路结构大大减少了设计的时序收敛时间和设计流程的复杂度。     

Cadence推出TempusTM时序签收解决方案

Cadence设计系统公司今天推出TempusTM时序签收解决方案。这是一款新的静态时序分析与收敛工具,旨在帮助系统级芯片（SoC）开发者加速时序收敛,将芯片设计快速转化为可制造的产品。TempusTM时序签收解决方案代表了时序签收工具的一种新方法,它不仅使客户压缩时序签收收敛与分析的时间,实现更快流片（tapeout）,同时又能减少不必要的对时序分析结果的悲观,降低设计的面积和功耗。     

通用视频输出控制器IP核的低功耗设计

随着芯片的集成度越来越高,芯片的功耗成为芯片设计中越来越重要的优化参数。设计了一种可应用于视频处理芯片、多媒体手持设备、嵌入式SoC等系统中的视频输出控制器。设计中通过多种工艺无关的低功耗设计技术优化控制器的动态功耗。首先分析各子模块的工作频率,降低低速子模块的工作时钟,然后通过添加门控时钟单元降低时钟的翻转次数。应用Design Compiler[1]进行工程的功耗分析,结果表明设计中使用的低功耗设计方法有效降低了模块的动态功耗。     

基于Encounter的低功耗时钟树综合方法

本文基于GSMC 0.18nm工艺提出一种通过合理改变时钟树SPEC文件中三个重要参数:Buffer、Excluded Pin及Leaf Pin Group的方法,在时序收敛的前提下,综合得到功耗低、面积小的时钟树。实验结果表明,这三种参数的合理利用,相比于传统时钟树综合方法,功耗和面积分别优化了14.4%和2.4%。     

一种基于门控时钟的低功耗电路实现方案

研究了门控时钟技术在130 nm工艺、基于高阈值标准单元库下的低功耗物理实现方法。详细阐述了多级门控时钟技术的作用机制和参数的设置方法,给出了基于门控时钟的后端实现流程,着重分析了插入门控时钟对时钟偏移的影响并提出解决方案。在中芯国际130 nm工艺下用synopsys公司的DC,IC Compiler,PT,VCS等工具完成物理实现。在10 M时钟下,总功耗降低22.6%,面积也有所减小。     

一种低功耗UHF RFID标签数字基带处理器

超高频射频识别(UHF RFID)电子标签的低功耗设计是当前的研究热点与难点。数字基带部分的功耗占芯片总功耗的40%以上,而时钟模块的功耗约为基带部分的50%。针对此问题,设计了一种兼容EPCTM C1 G2/ISO 18000-6C协议的新型UHF RFID标签数字基带处理器。围绕时钟信号设计了新型数字基带架构,引入局部低功耗异步电路结构,并采用模块时钟的门控动态管理技术,尽可能降低功耗。该数字基带电路在FPGA上完成了功能实测,采用SMIC 0.18 μm CMOS完成了芯片级的逻辑综合及物理实现。结果表明,版图面积为0.12 mm²,平均功耗为 8.8 μW。