单电子晶体管的Ⅰ-Ⅴ特性数学模型及逻辑应用

基于正统单电子理论,提出了单电子晶体管的Ⅰ-Ⅴ特性数学算法改进模型.该模型的优点是考虑了背景电荷的影响,可由实际物理参数直接获得,支持双栅极工作,便于逻辑电路的分析.研究了背景电荷和各物理参数对Ⅰ-Ⅴ特性及跨导的影响,讨论了双栅极单电子晶体管的逻辑应用简化了"异或"逻辑电路,改进了二叉判别图电路的逻辑单元.     

单电子晶体管I-V特性数学建模

基于正统单电子理论，提出了单电子晶体管的I-V特性数学模型。该模型的优点是：它由实际物理参数直接获得；支持双栅极工作，更利于逻辑电路应用。I-V特性和跨导仿真结果证实了它的准确性。     

基于单电子晶体管的动态全加器电路设计

基于单电子晶体管的I-V特性,运用CMOS动态电路的设计思想,提出了一种基于单电子晶体管的全加器动态电路,利用SPICE对设计的电路进行了仿真验证,分析了电荷分享问题.相对于静态互补逻辑电路的设计方法,基于单电子晶体管的动态逻辑电路不仅克服了单电子晶体管固有的电压增益低的缺点,而且器件数目也大幅减少.多栅SET的使用可以减少电荷分享问题对动态电路的影响.     

背景电荷对单电子晶体管性能的影响及解决方法

在分析单电子晶体管(Single Electron Transistor，SET)I-V特性基础上，阐明了背景电荷对SET I-VGS特性和I-VDS特性的影响，并针对SET工作的不同情况，提出了解决背景电荷问题的几种不同方法。举例说明了其中的一种抑制SET积分器电路背景电荷的方法，仿真结果证实了其有效性。文中所提出的解决背景电荷问题的方法同样适用于其它SET电路。     

单电子晶体管用于电荷检测的研究

单电子晶体管可用作超灵敏电荷计进行高灵敏电荷检测。首先建立了单电子晶体管电荷检测的电路模型,阐释了其电荷检测机制;然后利用COMSOL和MATLAB软件对检测过程进行了模拟研究,分析了不同电荷量和检测距离时单电子晶体管库仑岛的电势,并研究了电荷量、检测距离及电荷间静电耦合对单电子晶体管电导的影响。结果表明,单电子晶体管电荷检测时工作点和检测距离决定其电荷检测的量程,最佳检测距离应设置在电导-距离曲线的斜率最大处。     

电容耦合互补型单电子晶体管逻辑单元的数值模拟

根据单电子系统半经典模型 ,采用蒙特卡罗法单电子模拟程序对电容耦合的类 CMOS单电子逻辑单元在不同参数条件下的转移特性进行数值模拟。这种模拟器的物理内涵是通过建立n沟单电子晶体管 (SET)开关单元、p沟 SET开关单元以及互补型 SET开关单元的电容电压电荷方程 ,然后根据隧穿前后系统自由能的变化来确定系统的隧穿率 ,建立电流 -电压方程来决定开关特性而得到的。     

基于主方程法单电子晶体管的Verilog-A行为模型

 基于单电子晶体管的主方程算法,在简化Lientschnig的单电子晶体管模型基础上,建立了基于Verilog-A的单电子晶体管行为描述模型,并利用Cadence Spectre 仿真器对该模型进行了验证.通过单电子晶体管逻辑电路的设计和仿真,表明该模型具有合理的精确度,且速度快,为单电子晶体管电路及混合电路的仿真提供了一种有效的方法.     

单电子晶体管积分器及其性能分析

研究了单电子晶体管 ( Single electron transistor,SET) I-V特性的一种简化分析方法 ,在此基础上设计了 SET积分器 ,并阐述了该积分器的工作条件、结构、性能、参数和特点。仿真结果表明 ,该积分器的传输特性与采用其它两种方法描述 SET I-V特性所构成的积分器传输特性有着良好的一致性。文中所提出的简化分析方法同样适用于 SET在其它模拟和逻辑电路中的应用。     

单电子晶体管全加器电路设计

基于单电子晶体管(SET)的I-V特性和二叉判别图数字电路的设计思想,改进了二叉判别图(BDD))单元,得到了一类基本逻辑门电路,进而提出了一种由11个BDD)单元即22个SET构成的全加器电路单元。SPICE宏模型仿真结果验证了设计的正确性。     

一种基于互补型单电子晶体管的全加器电路设计

基于单电子晶体管(SET)的I-V特性和CMOS数字电路的设计思想,提出了一种由28个互补型SKT构成的全加器电路结构。该全加器优点为：简化了“P—SET”逻辑块;通过选取一组参数使输入和输出高低电平都接近于0．02mV和0mV,电压兼容性好;延迟时间短,仅为0．24ns。SPICE宏模型仿真结果验证了它的正确性。     

基于单电子晶体管细胞神经网络的实现方法

基于单电子晶体管(SET)的I-V特性和CNN细胞单元的硬件结构原理，给出了三种基于SET的CNN硬件电路具体实现方法：一是基于SET的库仑振荡特性和CMOS数字电路的设计思想方法；二是根据细胞单元的等效结构分块实现方法；三是基于SET阵列的传输特性实现CNN方法，并重点阐述了后两种SET的CNN实现方法，分析了它们的优缺点。     

一种基于多输入单电子晶体管的比较器电路

基于多输入单电子晶体管(SET)的Ⅰ-Ⅴ特性和CMOS数字电路的设计思想,提出了一种由18个互补型SET和1个双栅极SET构成的1位比较器电路结构.该比较器优点为:利用一个双栅极SET的固有特性,使异或逻辑块得到了简化,减少了晶体管的数目;电压兼容性好,输入和输出高低电平都接近0.02 V和0 V;静态总功耗低(6.42 pW).仿真结果验证了电路的正确性.     

基于SET/MOS混合结构的译码器电路的设计

基于SET的I-V特性以及SET与MOS管互补的特性,以MOS管的逻辑电路为设计思想,首先提出了一个SET/MOS混合结构的反相器,进而推出或非门电路,并最终实现了一个唯一地址译码器.通过SET和MOS管两者的混合构建的电路与纯SET实现的电路相比,电路的带负载能力增强;与纯MOS晶体管实现的电路相比,电路同样仅需要单电源供电,且元器件数目得到了减少,电路的静态功耗大大降低.仿真结果验证了电路设计的正确性.     

SET logic driving capability and its enhancement in 3-D integrated SET–CMOS circuit

The driving capability of a single-electron transistor (SET) circuit is sensitive to the load and interconnects. We discuss about improving the performance of a SET logic in hybrid SET–CMOS circuit by parameter variation and circuit architecture along with its simulation results. With an intention of studying the SET logic drivability in a SET-only circuit, we examined a circuit composed of 2¹³ SET inverters with its interconnect effect in a 3-D CMOS IC. The schematic of the simulation is based on fabrication model of this large circuit along with interlayer and coupling capacitances of its metallization. The simulation results for delay, bandwidth and power validate the efficiency of a SET circuit.     

Silicon single-electron transistors with sidewall depletion gatesand their application to dynamic single-electron transistor logic

Novel single-electron transistors (SETs) with side-wall depletion gates on a silicon-on-insulator nanometer-scale wire are proposed and fabricated, using the combination of the conventional lithography and process technology. Clear Coulomb oscillation originated from the two electrically induced tunnel junctions and the single Si island between them is observed at 77 K. The island size dependence of the electrical characteristics shows the good controllability and reproducibility of the proposed fabrication method. Furthermore, the device characteristics are immune to gate bias conditions, and the position of Coulomb oscillation peak is controlled by the sidewall depletion gate voltage, without the additional gate electrode. Based on the current switching by sidewall gate voltage, the basic operation of the dynamic four-input multifunctional SET logic circuit is demonstrated at 10 K. The proposed SET offers the feasibility of the device design and optimization for SET logic circuits, in that its device parameters and circuit parameters are controllable by the conventional VLSI technology