小尺寸超高频双极晶体管工艺及特性模拟

基于通信系统中射频电路设计的特殊要求,对小尺寸(基区宽度低于100nm)、超高频(特征频率高于15GHz)双极晶体管工艺制程和器件的物理特性进行了模拟,为工艺线流片进行可行性研究。该器件采用BiCMOS制程结构实现,在对小尺寸、超高频双极性器件物理模型进行详尽分析的基础上,实现了该器件工艺级(Sentaurus Process)及器件物理特性级(Sentaurus Device)的仿真,提出TCAD工艺及器件的一体化设计方案。模拟结果表明,在高频指标参数17GHz下,所得β值接近于80,满足设计要求。     

纳米级工艺制程仿真SenTaurus Process的应用

基于Synopsys Inc.最新推出的新一代nm级IC制程工艺设计工具--SenTaurus Process,实现了CMOS架构的nm级NMOS制程的工艺级可制造性设计。仿真结果体现了SenTaurus Process的强大功能和使用SenTaurus Process进行工艺级可制造性设计的必要性。     

新一代nm级集成工艺仿真工具——SenTaurus Process

介绍了新思科技(Synopsys Inc.)最新推出的新一代nm级IC制程工艺设计工具——Sen-Taurus Process的基本功能及其仿真领域,详细阐述了SenTaurus Process功能的拓展。对SenTau-rus Process增加的模型库浏览器(PDB)、一维模拟结果输出(Inspect)及二、三维模拟结果输出(Tecplot SV)工具进行了介绍。重点介绍了SenTaurus Process所嵌入的诸多小尺寸模型。     

超大规模集成电路的可制造性设计

以Synopsys推出的TCAD软件TSUPREM-Ⅳ和Medici为蓝本,结合100nm栅长PMOSFET的可制造性联机仿真与优化实例,阐述了超大规模集成电路DFM阶段所进行的工艺级、器件物理特性级优化及工艺参数的提取。     

小尺寸双极超β晶体管的TCAD设计与优化

基于TCAD一体化系列工具,实现了小尺寸双极性超β晶圆管芯的工艺级及器件物理特性级的设计与优化.提出了基区宽度接近90nm层次下的小尺寸双极性超β晶体管的工艺实施方案.经TSUPREM-Ⅳ和MEDICI一体化仿真、参数提取及特性的验证表明,设计方案完全可以达到器件参数的要求.     

使用Sentaurus TCAD软件设计和仿真0.18μmH栅P-Well SOI MOSFET器件

绝缘体上硅（Silicon On Insulator,简称SOI）以其独特的材料结构有效克服了体硅材料的不足,使其在能够成功应用于辐照恶劣环境中。本文使用Sentaurus TCAD软件中的SDE（Sentaurus Structure Editor）工具设计一个0.18μmH栅P-Well SOI MOSFET器件结构,并且运用Sentaurus TCAD软件中的Sentaurus Device工具进行器件特性仿真,使用INSPECT和TECPLOT_SV工具查看仿真结果并得到设计的器件的阈值电压（Vth=1.104V）和饱和电流（Idsat=3.121E-4A）。     

测量器件特性偏差的完全分离型DMA_TEG的设计实现

在工艺研发的过程,常常需要分析工艺参数对于器件参数的影响,在器件模型提取的过程中也需要对器件参数做大量测量。这就需要精确、高效地测量器件参数。为此,本文设计了测量器件特性偏差用的DMA_TEG(Device Matrix Array Test Element Group)结构,目标是提高测量的效率。所使用的结构已在HLMC 40LP工艺上实现。本文主要介绍DMA_TEG的设计思路,以及如何利用DMA_TEG系统研究影响器件特性的因素。     

基于指数型MMI一般成像特性的设计方法研究

研究指数型多模干涉(MMI)耦合器的一般成像特性,提出一种新的基于指数型MMI一般成像特性的器件设计方法,设计了1310nm/1550nm复用/解复用器,并利用FD-BPM仿真分析进行验证.     

50nm SOI-DTMOS器件的性能

利用二维器件模拟软件ISE对50nm沟道长度下SOI-DTMOS器件性能进行了研究,并与常规结构的SOI器件作了比较.结果表明,在50nm沟长下,SOI-DTMOS器件性能远远优于常规SOI器件.SOI-DTMOS器件具有更好的亚阈值特性,其亚阈值泄漏电流比常规SOI器件小2～3个数量级,从而使其具有更低的静态功耗.同时,SOI-DTMOS器件较高的驱动电流保证了管子的工作速度,并且较常规SOI器件能更有效地抑制短沟道器件的穿通效应、DIBL及SCE效应,从而保证了在尺寸进一步减小的情况下管子的性能.对SOI-DTMOS器件的物理机制进行了初步分析,揭示了其性能远优于常规结构的物理本质,同时也指出了进一步研究的方向.     

TLP和VFTLP应力下高压LDMOS的触发特性研究

本文通过TCAD软件－Sentaurus Device工具, 基于文献[1]所提出的一套物理宏模型进行仿真,研究了高压LDMOS功率器件（击穿电压大于160伏）在传输线脉冲和快速传输线脉冲应力下的静电放电（ESD）触发物理机制,发现在快速传输线脉冲应力下,高压LDMOS的触发电压有明显的提高,这一现象和低压普通静电放电保护器件（如NMOS器件和SCR器件）有明显的差异。本文详细分析了触发电压的上升现象和寄生电容的关系,并且用一个简单的等效电路原理图分析了上述现象。最后,本文提出了一种能够减轻触发电压上升这一现象的改进结构,并且得到了测试结果的验证。     

多应力结构CMOS器件的模拟研究

使用TCAD仿真工具Sentaurus在45 nm节点工艺下模拟研究了包含多应力结构的应变Si CMOS器件。模拟所得的开关电流比与相同节点工艺下报道的实验结果能很好吻合,验证了所用模型及方法的正确性。用Sentaurus工艺模拟工具得到了器件内部的应力和掺杂分布,并用Sentaurus器件模拟工具分析了各种应力结构对电学特性的影响。结果表明：在nMOS中,SMT和DSL能有效提高器件性能,而STI却会降低器件性能;在pMOS中,SiGe S/D和DSL的存在是性能改善的主要原因,而STI对性能改善的帮助较小。     

基于SWB环境下的nm级NMOS虚拟优化

介绍了Synopsys Inc.推出的新一代(第五代)nm级TCAD仿真平台--Sentaurus Work-bench(SWB)的系统结构、基本功能及其优化功能,重点介绍了SWB的DOE及RSM优化机制。基于SWB环境实现了nm级NMOS集成化管芯的可制造性设计及优化。在对NMOS集成化管芯的设计过程中,围绕Vt进行了可制造性设计,利用DOE试验方法和RSM对Vt进行了优化,得到了阈值电压(Vt)和调阈值注入剂量(Vt_Dose)、能量(Vt_Energy)及抑制穿通注入剂量(PNCH_Dose)、能量(PNCH_Energy)之间的RSM响应表面关系。在此基础上,分析了Vt各影响因素与Vt之间的关系,从而指导了在Vt的设计过程中各个主要影响参数的选取。     

DC self-heating effects modelling in SOI and bulk FinFETs

DC thermal effects modelling for nanometric silicon-on-insulator (SOI) and bulk fin-shaped field-effect transistors (FinFETs) is presented. Among other features, the model incorporates self-heating effects (SHEs), velocity saturation and short-channel effects. SHEs are analysed in depth by means of thermal resistances, which are determined through an equivalent thermal circuit, accounting for the degraded thermal conductivity of the ultrathin films within the device. Once the thermal resistance for single-fin devices has been validated for different gate lengths and biases, comparing the modelled output characteristics and device temperatures with numerical simulations obtained using Sentaurus Device, the thermal model is extended by circuital analysis to multi-fin devices with multiple fingers.     

基于RESURF理论的SOI LDMOS 耐压模型研究

对SOI LDMOS器件的击穿电压进行了研究,建立了适用于该器件的RESURF耐压模型,获得了表面电势和电场分布解析表达式,给出了SOI LDMOS器件漂移区的最优浓度,在此基础上将该模型嵌入半导体工艺模拟以及器件模拟软件(Sentaurus TCAD)中,并对SOI LDMOS器件的表面电场分布、击穿特性和I-V特性...     

Electrical performance study of 25 nm Ω-FinFET under the influence of gamma radiation: A 3D simulation

In this research paper, a 3D process simulation of 25 nm n-channel Ω-FinFET and the effect of Gamma radiation on device characteristics have been studied. Device simulations are carried out under the influence of Gamma radiation under varying does conditions from 100 Krad (SiO₂) to 10 Mrad (SiO₂). Effects of Gamma radiation on the threshold voltage, transfer characteristics, drive current, off-state leakage current and subthreshold characteristics have been studied. Extracted parameters for virgin and irradiated devices have been compared in order to understand the degradation in the electrical characteristics of the Ω-FinFET under study. Simulation results under the low drain and high drain bias has been reported and discussed. It is found that Ω-FinFET delivers better performance under irradiation as compared with conventional single gate MOS structures. Ω-FinFET is shown to be significantly tolerant to gamma radiation upto dose of 5 Mrad (SiO₂). In addition, the influence of quantum effects on this nanoscale device is investigated in detail. Sentaurus simulation results obtained has been compared with the reported experimental data.     

nBn型InSb红外器件性能仿真

从能带结构方面分析了InSb nBn结构的势垒层,并使用Sentaurus TCAD软件计算并模拟了改进前后的器件IV性能,仿真结果表明,在势垒层靠近吸收层一侧加入渐变层可以有效改进器件性能。之后模拟仿真了势垒层Al组分、厚度对器件性能的影响。最后根据仿真结果选定结构参数进行实际分子束外延生长,并给出初步的器件结果。     

Simulation of the impact of heavy charged particles on the characteristics of field-effect silicon-on-insulator transistors

A technique for numerical simulation of variation in the drain current in a silicon-on-insulator field-effect transistor with indirect gate caused by the impact of a heavy charged particle is discussed. The SRIM software and the Synopsys TCAD Sentaurus software suite for process and device simulation are used for simulation. The obtained results are used for formulation of the guidelines on selection of the transistor geometry are formulated based on.     

30 V UMOS中影响导通电阻平坦度的因素分析

功率MOSFET作为开关器件时,导通电阻的平坦度是衡量其性能的重要参数。研究影响导通电阻平坦度的因素,并对其进行优化,有助于改善器件的性能。低压UMOS中,沟道电阻是导通电阻的主要部分。文章以沟道电阻为分析对象,利用公式分析影响因素,通过Sentaurus TCAD仿真验证了导通电阻平坦度的变化趋势。通过改变P型基区离子注入剂量和栅氧层厚度进行仿真。仿真结果表明,通过减小栅氧层厚度和减少P型基区注入剂量,可获得较好的导通电阻平坦度。     

Analysis of trigger behavior of high voltage LDMOS under TLP and VFTLP stress

The physical mechanisms triggering electrostatic discharge (ESD) in high voltage LDMOS power tran-sistors (> 160 V) under transmission line pulsing (TLP) and very fast transmission line pulsing (VFTLP) stress are investigated by TCAD simulations using a set of macroscopic physical models related to previous studies implemented in Sentaurus Device. Under VFTLP stress, it is observed that the triggering voltage of the high voltage LDMOS obvi-ously increases, which is a unique phenomenon compared with the low voltage ESD protection devices like NMOS and SCR. The relationship between the triggering voltage increase and the parasitic capacitances is also analyzed in detail. A compact equivalent circuit schematic is presented according to the investigated phenomena. An improved structure to alleviate this effect is also proposed and confirmed by the experiments.