动热源摆式单轴MEMS热加速度计敏感机理的研究

该文揭示了一种动热源摆式单轴微机电系统(MEMS)热加速度计的敏感机理。在给出敏感结构原理的基础上,通过建立二维物理研究模型、划分网格、加载加速度等方法对敏感结构内的温度场进行了计算。结果表明,开机1.8 s后在敏感结构内形成了一个稳定的以动热源为中心的温度场;输入加速度a时,动热源沿着加速度方向偏移,温度场随之偏移,敏感轴方向上对称设置的两个热线温差ΔT_X随着输入加速度a的加大而呈线性增长,温度灵敏度为7.1×10^-2 mK/g。根据输入-输出(a-VXOUT)特性曲线给出数学模型,得到该加速度计灵敏度为0.5 V/g,非线性度为2.8%,从而揭示了敏感机理。     

高灵敏度双轴加速度计结构设计与仿真

该文设计了一种具有高灵敏度、低交叉耦合的双轴谐振式微加速度计,使用工型梁作为解耦梁,通过微杠杆机构实现力的放大,结构呈中心对称形式,采用差分检测工作方式。通过仿真分析对结构进行优化并完成加速度计整体结构设计,进而提高加速度计灵敏度,降低交叉耦合。对加速度计结构进行模态分析、灵敏度分析、交叉耦合分析和谐响应分析,结果表明,在±20g量程范围内,x向标度因数为423.6 Hz/g,y向标度因数为421.8 Hz/g,x向交叉灵敏度为0.000 047%,y向交叉灵敏度为0.000 78%。仿真结果验证了所设计结构的可行性。     

一种5 Gb/s双信道并行时钟数据恢复电路

基于0.18 μm CMOS工艺,设计了一种双信道并行时钟数据恢复(CDR)电路,它由1个锁相环(PLL)型CDR和1个相位选择/相位插值(PS/PI)型CDR结合实现。与传统的并行CDR相比,该CDR电路不需要本地参考时钟。PLL型CDR中环形压控振荡器的延迟单元采用电感峰化技术,拓展了带宽,实现了较高的振荡频率;电荷泵采用自举基准和运放,改善了充放电电流匹配。PS/PI型CDR中Bang-Bang型鉴相器结构简单,具有较好的鉴相功能;PS/PI电路比传统结构少2个相位选择器。仿真结果表明,当输入并行数据速率为5 Gb/s时,恢复出的2组时钟与数据的峰峰抖动值分别为6.1 ps,8.1 ps和8.7 ps,11.2 ps。电路核心模块的功耗为172.4 mW,整体电路版图面积为(1.7×1.585) mm²。     

耐高冲击过载电容式微加速度计设计

针对近年来常规弹药制导化改造对经历高动态环境的加速度传感器的迫切需求,该文设计了一种抗高过载、低量程的微机电系统(MEMS)电容式加速度传感器。该加速度传感器使用4组折叠梁组对可动结构进行支撑,并带动其在敏感方向移动,同时敏感结构采用差分式电容检测结构和叉齿止档限位结构方案,降低了结构受冲击时的区域应力,提高了输出信号增益及传感器灵敏度。理论计算和有限元分析结果表明,传感器轴向灵敏度为0.22 pF/g(g=9.8 m/s²),可承受轴向幅值为3×10⁴g、脉宽约8 ms的加速度冲击。     

基于锁相环的10.709 Gbit/s时钟数据再生模块

作者采用D-FF触发器、鉴相器和VCO构成的锁相环,研制出了码率为10.709 Gbit/s的时钟数据再生模块.该模块的中心工作码率可在9.5~11 Gbit/s之间设定,锁定带宽Δf≈110MHz,输入信号幅度V_INp-p80~1600mV,输出信号幅度V_D-p-p≈900mV,输出信号抖动均方根值J_D-RMS≈1.5~1.6ps、抖动峰峰值J_D-p-p≈7~8ps.     

光纤环形谐振腔输入功率波动对谐振式光纤陀螺的影响

谐振式光纤陀螺是一种基于Sagnac效应的高精度惯性传感器。作为一种互异性噪声,光纤谐振腔输入功率的波动会造成陀螺的检测误差。首先,分析了光纤谐振腔输入功率波动产生噪声的机理。通过对不同输入功率下的谐振腔传输特性和陀螺解调输出的理论及实验分析得到了谐振腔输入功率波动引起的检测误差的表达式。当输入角速度为500（）/s、输入功率为0.69 mW时,0.007 5 mW的功率波动会引起5.26（）/s的检测误差。其次,研究了谐振腔输入功率波动对陀螺标度因数的影响。通过计算发现随着输入功率波动的增大,解调曲线的线性区将会发生扭曲,同时陀螺的标度因数非线性度会恶化,为谐振式光纤陀螺中输入功率波动噪声的估测提供了参考。     

8通道14位60MHz电流舵型D/A转换器

以电流舵型D/A转换器为核心,设计了一个8通道14位60MHz D/A转换器。采用三段电流源(5+4+5)结构的核心D/A转换器单元,有效地保证了转换器的精度和速度;利用电荷泵锁相环进行时钟倍频和多组时钟信号的相位同步,确保电路动态性能;通过输入级引入失调来获得具有迟滞特性的低压差分信号(LVDS)接收器,实现了840 Mb/s高频数据接口功能。电路采用CMOS工艺,在60MHz时钟频率,2MHz模拟输出频率下,功耗小于1 W,无杂散动态范围大于72dB。     

优质雪崩光电二极管

美国麻省理工学院和林肯实验室采用了倒置台面n⁺-InP/n-GaInAsP/n-InP/P⁺-InP结构,研制出响应到1.25微米的优质雪崩光电二极管。测量得到均匀雪崩增益为700,当M=10时,暗电流密度为3×10^-6安/厘米²,过量噪声因数约为3。     

谐振式微加速度计差频检测电路研究

微机械谐振式加速度计的输出频率信号不易受到环境噪声的干扰,在传输和处理过程中也不易出现误差.针对实验室加工的谐振式微机械加速度传感器,采用静电激励和电容拾振的检测方式,设计了电容拾振检测电路和差频输出电路,实现了谐振式加速度计的微弱差频信号检测.利用精密分度盘对该加速度传感器进行了性能测试,实验室测试灵敏度为25.7 Hz/g,达到了设计要求.     

一种基于0.18 μm CMOS工艺的电荷泵锁相环

基于SMIC 0.18 μm CMOS工艺,设计了一种锁定频率范围为36~96 MHz的电荷泵锁相环。通过压控振荡器控制电压Vtune的反馈对输出电流进行动态调整,降低了电荷泵充放电流失配和漏电电流,减小了输出时钟的参考杂散。采用电压缓冲器作为VCO控制电压的输入,隔离了电荷泵开关切换产生的高频噪声,改善了输出信号的频谱纯度。测试结果表明,该锁相环的工作电流为170 μA,工作电压最低为1.5 V,芯片面积为0.04 mm²,适用于低功耗、低成本应用领域。     

0.25μm CMOS千兆以太网发送器设计

分析了千兆以太网体系结构,给出了符合IEEE 802.3z标准中1000BASE-X规范的发送器电路结构,并采用TSMC 0.25 μm CMOS 混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路.芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2.工作电压2.5 V时,芯片核心电路功耗分别为120 mW和100 mW.时钟倍频电路的10倍频输出时钟信号频率为1.25 GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7 dBc/Hz.在驱动50 Ω输出负载的条件下,1.25 Gbit/s的高速输出数据信号摆幅可达到410 mV.     

用于高速CMOS图像传感器的锁相环模块

随着CMOS图像传感器(CIS)向片上系统化、高度集成化方向发展,片内锁相环(PLL)成为系统不可或缺的片上时钟模块,而高速高集成的CIS对PLL的高频时钟输出能力提出了新的挑战。介绍了一种基于0.13μm CIS工艺设计的电荷泵PLL模块,该模块工作于1.5V电压,利于控制功耗;具备压控振荡器(VCO)电流自偏置和自校准技术,可提供最高频率为480MHz的输出信号和更好的噪声性能;多种输入输出倍频可选功能使其能够满足多样化的片上时钟生成需求,提高可复用性。仿真结果表明,当实现12倍频且输出频率为480MHz时,该PLL模块输出信号的均方根周期抖动为837fs,功耗为2.817mW,满足高速CIS对时钟速度的需求,同时保证了输出时钟的低噪声和模块本身的低功耗。     

一种低功耗快速锁定简易锁相式频率合成器

采用0.5 μm CMOS工艺,设计了一种简易锁相式频率合成器。采用“类锁相环”结构,在传统锁相环频率合成器的基础上,去除了电荷泵和低通滤波器。利用鉴频鉴相器的输出结果作为开关信号,控制压控振荡器的工作状态,使压控振荡器的输出信号在第N个周期返回鉴频鉴相器后立即被关断,直到下一个参考时钟周期来临。分析了电路的结构和工作原理,并对每个模块进行了理论分析。该频率合成器能够快速地产生固定的时钟频率,具有结构简单、功耗低、锁定时间短等优点。仿真结果表明,输入参考时钟为4 MHz时,该频率合成器的输出频率为15.96 MHz,功耗为2.96 mW,锁定时间小于1 μs。     

采用相邻采样求和的突发模式相位插值型CDR

提出了一种具有良好抑制输入数据抖动性能的突发模式相位插值型时钟数据恢复电路。在传统相位插值型电路结构的基础上,在采样保持电路与相位插值电路之间加入一级求和电路,理论分析和仿真结果表明,恢复时钟相位变化受输入数据抖动的影响明显减小。电路基于1.1 V SMIC 40 nm 1P8M CMOS工艺搭建,其数据率为6.25 Gb/s,消耗功耗为6.7 mW,版图面积为0.35 mm²。     

8通道14位40 MS/s流水线型A/D转换器

实现了一种8通道14位40MS/s流水线型A/D转换器。采用全差分开关电容结构的采样/保持电路,可以很好地抑制来自衬底的共模噪声,降低各种非线性因素引入的失真;利用"4+4+4×1.5+4"多级流水线结构的核心模数转换器单元,实现了转换器速度、精度、功耗以及版图面积的优化设计;基于电荷泵锁相环产生的1倍频和7倍频两组相位同步时钟信号,分别用于多级流水线采样保持和并行数据的并串转换;通过具有共模反馈的双电流源LVDS驱动器,实现了与外部560MB/s的高频数据接口。该电路采用0.18μm CMOS工艺,在时钟频率为40MHz,模拟输入频率为10MHz的条件下,实现了功耗≤1.2W,信噪比≥71dB,通道隔离度≥80dB。     

一种应用于HDMI接收端的宽频带锁相环设计

基于110 nm CMOS工艺设计了一种应用于HDMI接收端电路的宽频带低抖动锁相环。采用一种改进型双环结构电荷泵,在25～250 MHz的宽输入频率范围内实现了快速锁定。通过高相噪性能的伪差分环形振荡器产生了调谐范围为125 MHz～1.25 GHz的时钟信号。仿真实验结果表明,该锁相环的锁定时间小于1.2μs,在振荡器工作频率为0.8 GHz时,其相位噪声为-100.0 dBc/Hz@1 MHz,输出时钟峰峰值抖动为4.49 ps。     

真空微电子加速度传感器闭环控制模型仿真与实现

为提高真空微电子加速度传感器的线性度,提出了基于数字PID控制算法的真空微电子加速度传感器闭环控制方法.建立了真空微电子加速度传感器闭环控制模型,进行仿真分析.设计制作以TMS320VC5416DSP为核心的控制电路,实现了真空微电子加速度传感器的闭环控制.实验结果表明,在士10 m/s2)的测量范围内,加速度计的标度因数为0.212 7,满量程输出电压为0.427 3 V,非线性度≤0.98％.该电路能较好的实现真空微电子加速度传感器的闭环控制.     

视频处理器中电荷泵锁相环设计

为产生一个与视频信号中的行同步信号严格同步的时钟信号,设计了一种数模混合结构的电荷泵锁相环(PLL)电路。通过对锁相环电路中鉴频鉴相器、电荷泵电路、振荡器电路设计适当改进,实现了性能稳定的时钟信号。采用中芯国际公司的0.35μm 2P4M双层多晶硅四层金属3.3 V标准CMOS工艺,使用Simulink软件进行了系统级仿真、Spectre软件进行了电路级仿真、Hsim软件进行了混合仿真。结果表明,环路输出频率27 MHz时钟信号,占空比达到50.141%,输入最大2 Gbit/s像素信号条件下,时钟抖动小于350 ps,锁定时间小于30μs,芯片的工作达到设计要求。     

一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2～5 GHz时,补偿电路具有良好的补偿效果。     

一种自适应可重构宽带低抖动锁相环时钟

为满足不同速率的串行收发数据采样需求,基于可重构电荷泵阵列设计了一种低抖动宽带锁相环时钟。根据锁相环倍频系数,自适应匹配电荷泵阵列输出电流,实现了较宽频率变换的低抖动输出时钟。锁相环时钟采用40 nm CMOS工艺设计,面积为367.227*569.344μm²。测试结果表明,锁相环调谐范围为1～4 GHz,输出时钟均方根抖动为3.01 ps@1.25 GHz和3.98 ps@4 GHz,峰峰值抖动小于0.1UI。