高存储效率的MAP译码器网格信息更新实现方法

本文提出一种新型的高存储效率的最大似然译码(MAP)译码器网格信息更新实现方法,该方法可以降低Turbo码译码器状态阵列计算对存储器的需求.利用该实现方法可以使得MAP译码器的前向网格信息和后向网格信息共享同一存储器,而且前向和后向的网格信息更新以及MAP译码产生的外部信息同时进行计算;因此该法可以提高Turbo译码的运算速度、降低存储器开销,进而降低Turbo译码电路实现时的硅片面积.     

卷积LDPC码流水线译码器的改进方法

较高的译码复杂度和较长的初始译码时延是卷积LDPC码流水线译码器两个潜在的问题。本文提出一种通过在计算校验节点信息时引入乘积因子的方法降低各节点信息之间的相关性,从而提高译码效率,一定程度上降低了译码迭代次数。仿真结果表明,该译码算法缩短了译码器的初始时延,同时也降低了译码复杂度,从而使得译码器的性能得到改善。     

IRA码最小和译码算法的改进算法

研究了重复累积(IRA)码的简化译码算法.IRA码的BP译码算法具有较高的复杂度,为了降低复杂度,首先提出将最小和算法应用于IRA码.然而,最小和算法使译码性能降低约1.2 dB.为了在复杂度和译码复杂度之间取得较好的折衷,提出了对IRA码的最小和算法的改进算法:归一化算法和偏移算法.仿真结果表明,IRA码归一化算法和偏移算法在复杂度略有增加的情况下,性能得到明显改善.     

MAP译码器嵌入式状态信息存储机制设计

嵌入式状态信息存储机制(ESMS)是一种用于turbo码的MAP译码算法以减少其状态信息对存储器容量需求的方法。对于LOG_MAP译码器,本文提出的ESMS从前向和后向状态信息更新过程中各取一个嵌入式状态信息,并用更新后的状态信息减掉嵌入式状态信息,从而减少对存储器的需求和计算复杂度。在状态信息更新过程中不保存的嵌入式状态的似然比信息通过网格中各状态的相对关系来保持。这样,嵌入式状态信息不用存储,且与用嵌入式状态信息相关的计算也可以省略。嵌入式状态存储机制可以使MAP译码器VLSI实现过程中减小面积和时延。     

基于SSCANL译码器的联合迭代检测译码算法

为了提升基于极化码的稀疏码多址接入（sparse code multiple access,SCMA）系统接收机性能,提出了基于简化软消除列表（simplify soft cancellation list,SSCANL）译码器的循环冗余校验（cyclic redundancy check,CRC）辅助联合迭代检测译码接收机方案。该方案中极化码译码器使用SSCANL译码算法,采用译码节点删除技术对软消除列表（soft cancellation list,SCANL）算法所需要的L次软消除译码（soft cancellation, SCAN）进行简化,通过近似删除冻结位节点,简化节点间软信息更新计算过程,从而降低译码算法的计算复杂度。仿真结果表明,SSCANL算法可获得与SCANL算法一致的性能,其计算复杂度与SCANL算法相比有所降低,码率越低,算法复杂度降低效果越好;且基于SSCANL译码器的CRC 辅助联合迭代检测译码接收机方案相较基于SCAN译码器的联合迭代检测译码（joint iterative detection and decoding based on SCAN decoder, JIDD-SCAN）方案、基于SCAN译码器的CRC辅助联合迭代检测译码（CRC aided joint iterative detection and decoding based on SCAN decoder,C-JIDD-SCAN）方案,在误码率为10^-4时,性能分别提升了约0.65 dB、0.59 dB。     

基于迭代原理的低复杂度均衡算法

研究了均衡和信道译码的联合迭代译码,在此基础上提出了一种基于迭代原理的低复杂度均衡算法。算法通过将指数运算近似为乘累加运算,然后在不同时机分别利用最小均方误差符号估计值或信道译码器反馈的先验信息来计算迭代均衡中的软信息,避免了在信号空间中的穷尽搜索计算,从而降低了复杂度。仿真和分析表明,在多径信道下,该算法以些微性能损失为代价有效的降低了均衡计算复杂度,尤其适用于高阶调制方式。当采用8PSK调制方式时,本文算法对于均衡过程中复杂度较高的ρ_n,i的计算次数仅为原来的1/4。      

基于变量节点更新改进的最小和算法

LDPC码是一种具有稀疏性且接近香农极限的线性分组码。目前被广泛应用的LDPC简化算法的译码性能损失较多,译码性能和复杂度折中的算法具有重要价值。对几种已知的译码算法进行了深入研究,提出一种基于变量节点更新改进的最小和算法,该算法与最小和算法、归一化最小和算法复杂度相当,但译码性能得到约0.5 d B和0.2 d B的提高,在中高信噪比区,更加接近LLR-BP算法的性能。     

Viterbi译码器的应用及其硬件设计与实现

维特比译码器是人们广泛采用的卷积码的译码器,在IS-95,GSM,3GPP中都有广泛的应用.文中首先简单说明Viterbi译码算法原理,接着分析Viterbi译码算法设计及伪代码实现,根据TD-SCDMA卷积码编码方案,设计了一种采用软判决方式的维特比译码器,并采用合理的归一化方式,保证了计算路径值的过程中不会发生溢出.仿真表明:改进的译码器具有良好的性能.     

基于额外列多元LDPC码网格最小最大译码算法

为了降低多元LDPC(Low Density Parity Check Code)码网格最小最大(Trellis Min-Max,T-MM)译码算法复杂度,减少译码过程中所需存储空间,提出一种基于额外列的T-MM译码算法(Extra-Column-based Trellis Min-Max,EC-T-MM).选取网格中可靠度最高的信息构造出优化的配置集,生成一列用于更新校验节点的q维额外列信息,再根据网格路径中偏移量信息,从最小值、次小值和额外列信息中得到校验节点的外在输出信息,通过网格的路径优化降低校验节点的更新复杂度.在译码过程中,用偏移量信息代替所有变量节点输入信息,减少存储空间.仿真结果表明:该算法在几乎不损失性能的前提下,降低了计算复杂度及所需的存储空间.     

基于软输出固定复杂度球形译码的高效迭代检测算法

该文在软输出固定复杂度球形译码(SFSD)算法的基础上,提出一种低复杂度高性能的MIMO迭代检测方法。该算法利用迭代过程中译码器的反馈信息更新SFSD检测算法的软输出,获得明显的迭代增益,并利用多级比特映射星座图的特点大大降低分支度量的运算次数。针对SFSD算法预处理复杂度较高的问题,该文将检测顺序调整和QR分解两个预处理步骤相结合,从而减少了矩阵求逆运算。在长期演进方案(LTE)下行链路环境中的仿真结果表明,该文提出的算法性能十分接近最优的最大后验概率(MAP)检测,并且实现复杂度相对于MAP有显著的下降。