CORDIC算法在正交调制技术的应用

首先介绍了CORDIC算法和正交调制技术的基本原理,对CORDIC算法的内核及前处理单元做了详细分析,给出了一种基于流水线的CORDIC算法的正交信号发生器。在传统CORDIC算法的基础之上,通过采用流水线技术和增加迭代次数,对参数进行了优化设计,提高了计算速度和计算精度,用HDL对其编程以及进行时序仿真和FPGA硬件下载实现。     

高速CORDIC算法的电路设计与实现

CORDIC(coordinate rotation digital computing)算法能够通过简单的移位、加减运算得到任意输入角度的正弦或余弦值,具有速度快、精度灵活可调、硬件实现简单等优点.在深入分析CORDIC基本算法原理的基础上,实现了一种改进算法,这种改进算法的迭代方向由输入角二进制表示时的各位位值直接确定,避免了CORDIC基本算法中迭代方向需由剩余角度计算结果决定的不足,从而提高了CORDIC算法的运行速度,减小了电路规模,并且对算法的综合性能也有一定改善.     

基于折叠变换的CORDIC算法实现

在现代数字信号处理领域中,CORDIC算法是一种重要的数学计算方法。该算法采用一种迭代的方式,运算简便,被广泛应用于乘除法、开方以及一些三角函数运算当中。但CORDIC算法需要较高的迭代级数以保证运算精度,在进行FPGA实现时仍然会消耗较多的硬件逻辑资源。为进一步减少CORDIC算法实现时的资源消耗,设计并实现了一种基于折叠变换的CORDIC算法。相比传统的流水结构CORDIC算法,该折叠结构的CORDIC算法消耗的硬件资源大大减少。文中给出了这一方法的实现结构,并给出了仿真结果。     

基于嵌入式的CORDIC算法的改进及实现

介绍了CORDIC算法的基本原理,分析了CORDIC算法的具体计算方法.针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法改进了CORDIC流水线的结构形式,使其适应FFT算法.整个FFT处理器的实现主要利用了Cyclone Ⅱ系列的EP2C35F672C6.并通过时序仿真和硬件仿真来进行比较.它们的计算结果基本一致.     

高性能HPOR CORDIC算法及实现

CORDIC算法在通信和图像处理等各个领域有着广泛的应用,但是浮点CORDIC由于迭代延时大且实现复杂没有得到很好的应用,本文提出了一种修正浮点CORDIC算法：高精度顺序迭代HPORCORDIC。该算法以接近定点的运算代价完成浮点运算迭代,运算速度和硬件实现规模与定点CORDIC相当,运算精度与浮点CORDIC相当,克服了定点CORDIC运算精度差,浮点CORDIC迭代延时大、实现复杂的问题。该算法既可用于通用微处理器的设计,也可用于高性能DSP的设计。     

基于旋转模式的改进型CORDIC算法研究

针对CORDIC算法的缺陷,在旋转模式下提出一种改进型CORDIC算法,它不需要查找表和模校正因子,只需通过简单的移位和加减运算就能实现多种超越函数的计算,从而能够减少硬件的开销,提高运算的性能,并通过重复迭代和区域变换使得该算法能够适用于所有的旋转角度.误差分析表明该算法具有很小的误差.     

基于CORDIC的指数函数的FPGA实现

指数函数的应用领域十分广泛。本文首先介绍CORDIC算法双曲系统的基本原理及其计算模式.对CORDIC内核及前处理单元做了详细分析。在迭代算法的基础之上.采用流水线技术.以面积换速度.给出了一种基于流水线的CORDIC:算法来实现指数函数.具有很高的精度和很快的速度.使设计出的软核能够在精度要求很高的场合中运行。用Verilog HDL对其编程设计.进行功能仿真和时序仿真.及下载测试.结果表明该函数具有很好的实用性。     

免缩放因子双步旋转CORDIC算法

集成电路设计中经常使用CORDIC算法实现高效的向量旋转操作.当前对该算法的研究热点集中在减少该算法的迭代次数、扩展其收敛范围以及降低缩放因子补偿操作的代价等问题上.本文提出免缩放因子的双步旋转CORDIC算法使用双步旋转策略,减少了免缩放因子CORDIC算法的迭代次数,将收敛区间扩展到了整个圆周区间.实验结果表明,该算法保持高计算精度的同时减少了迭代次数和面积消耗.     

CORDIC算法的一种补码实现结构设计

根据CORDIC算法原理,分析了该算法角度旋转范围缺陷,提出360°覆盖的角度旋转算法结构;推导出利用补码实现CORDIC算法的迭代运算单元结构,并根据该补码运算原理设计了CORDIC补码迭代运算单元和方向向量发生器的实现结构.     

基于CORDIC算法的数字鉴频方法及其在FPGA中的实现

本文给出了一种适合FPGA实现的基于CORDIC(Coordinate Rotation Digital Computer)算法的数字鉴频方法.首先讨论了利用CORDIC算法进行数字鉴相和一阶差分数字鉴频的原理,然后分别给出在FPGA中实现CORDIC算法的流水结构和迭代结构,通过与XILINX自带CORDIC IPCore资源利用情况的比较及FPGA仿真结果表明,基于CORDIC算法的迭代结构和一阶差分实现数字鉴频的方法是高效可行的.     

Cordic based parallel/pipelined architecture for the Hough transform

We present the design of parallel architectures for the computation of the Hough transform based on application-specific CORDIC processors. The design of the circular CORDIC in rotation mode is simplified by the a priori knowledge of the angles participating in the transform and a high throughput is obtained through a pipelined design combined with the use of redundant arithmetic (carry save adders in this paper). Saving area is essential to the design of a pipelined CORDIC and can be achieved through the reduction in the number of microrotations and/or the size of the coefficient ROM. To reduce the number of microrotations we incorporate radix 4, when it is possible, or mixed radix (radix 2 and radix 4) in the design of the processor, achieving a reduction by half and 25% microrotations, respectively, with respect to a totally radix 2 implementation. Furthermore, if we allocate two circular CORDIC rotators into one processors then the size of the shared coefficient ROM is only 50% of the ROM of a design based on two separated rotators. Finally, we have also incorporated additional microrotations in order to reduce the scale factor to one. The result is a pipelined architecture which can be easily integrated in VLSI technology due to its regularity and modularity.This work was supported by the Ministry of Education and Science (CICYT) of Spain under project TIC-92-0942.     

基于流水线CORDIC算法的数字下变频实现

数字下变频的FPGA实现通常都是基于查表的方法，为了达到高精度要求，常常需要耗费大量的ROM资源去建立庞大的查找表。文中提出了一种基于流水线CORDIC算法的数字下变频实现方案，可有效地节省FPGA的硬件资源，提高运算速度。文章最后给出了该方案的精度分析和实验的仿真结果。     

Low complexity VLSI implementation of CORDIC-based exponent calculation for neural networks

This article presents a low hardware complexity for exponent calculations based on CORDIC. The proposed CORDIC algorithm is designed to overcome major drawbacks (scale-factor compensation, low range of convergence and optimal selection of micro-rotations) of the conventional CORDIC in hyperbolic mode of operation. The micro-rotations are identified using leading-one bit detection with uni-direction rotations to eliminate redundant iterations and improve throughput. The efficiency and performance of the processor are independent of the probability of rotation angles being known prior to implementation. The eight-staged pipelined architecture implementation requires an 8?×?N ROM in the pre-processing unit for storing the initial coordinate values; it no longer requires the ROM for storing the elementary angles. It provides an area-time efficient design for VLSI implementation for calculating exponents in activation functions and Gaussain Potential Functions (GPF) in neural networks. The proposed CORDIC processor requires 32.68% less adders and 72.23% less registers compared to that of the conventional design. The proposed design when implemented on Virtex 2P (2vp50ff1148-6) device, dissipates 55.58% less power and has 45.09% less total gate count and 16.91% less delay as compared to Xilinx CORDIC Core. The detailed algorithm design along with FPGA implementation and area and time complexities is presented.     

Leading One Detection Hyperbolic CORDIC with Enhanced Range of Convergence

This paper focuses on developing an area efficient hyperbolic Coordinate Rotation Digital Computer (CORDIC) algorithm with performance improvement. The algorithm eliminates the need of scale factor calculation in the Range of Convergence (ROC). At the same time the range of convergence offered is higher than the conventional CORDIC ROC in the hyperbolic rotation mode. Being the only kind of algorithm in hyperbolic rotation with sign sequence μ?=?1 always, one complete operation requires just 5 iterations. Thus the pipelined implementation has 5 stages which provides a 50% increase in throughput in comparison to conventional CORDIC. As far as the area improvement is considered, 16-bit processor can be realized using 56% less number of full adders required by Flat-CORDIC. The x and y datapath are based on series expansion of hyperbolic functions. The complete algorithm design along with pipelined architecture implementation is detailed.     

基于CORDIC算法的QAM调制器的FPGA实现

正交振幅调制技术(QAM)作为一种频带利用率较高、误码率相对较低的调制方式,被定义为很多数字通信系统的数字传输标准.QAM调制的载波信号一般采用查找表的方法,为了达到高精度的要求,需要耗费大量的ROM资源,文中提出了一种基于流水线CORDIC的算法实现QAM调制,可有效节省硬件资源,提高运算速度,同时可以实现多制式的QAM调制.最后给出了该设计方案的仿真结果,仿真结果表明,QAM调制器能产生四种调制方式的QAM信号,性能良好,迭到设计的要求.     

流水线CORDIC算法的FPGA实现

坐标旋转计算机（CORDIC）算法可以将多种难以用硬件电路直接实现的复杂运算分解为统一的简单移位、加法运算,然后逐次逼近结果。这种方法很好地兼顾了精度、速度和硬件复杂度,因而在数字信号处理领域得到了广泛应用。首先简要介绍了CORDIC算法的原理,然后基于现场可编程门阵列（FPGA）实现了流水线结构的CORDIC算法,仿真结果表明,其输出误差很小,与理论值基本一致。     

基于FPGA的高速实时FFT处理器设计

结合高速、实时快速傅里叶变换(FFT)的实际需求,在分析了基4、按频率抽取(DIF)FFT算法的基础上,采用多级串行的同步流水线结构,利用现场可编程门阵列(FPGA)完成1 024点、16位复数点、块浮点FFT.整个设计划分成多个功能模块,全部采用Verilog HDL描述,并在Virtex-Ⅱ器件上实现.结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的.     

基于FPGA的大时宽带宽积频域脉压设计

主要介绍基于Altera公司FPGA器件的高速实时FFT运算单元实现及频率域脉冲压缩处理的设计方法。在分析基8、按频率抽取FFT算法的基础上,采用多级同步流水线结构,利用现场可编程门阵列(FPGA)完成最大4 096点块浮点FFT。整个设计划分成多个功能模块,采用VHDL描述语言,并在Stratix器件上实现。结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的。     

基于CORDIC算法通用数字调制器的FPGA设计

通信系统的振幅键控(ASK)、移频键控(FSK)和移相键控(PSK)是数字调制的3种基本信号形式。而数字调制器载波的产生通常都是基于查找表的方法,为了达到高精度要求,需要耗费大量的ROM资源去建立庞大的查找表。文中提出了一种基于流水线CORDIC算法通用数字调制器的FPGA实现方案,可以有效地节省FPGA的硬件资源,提高运算的速度。文章最后给出了该方案的硬件测试结果,验证了设计的正确性。而且整个系统便于编程、修改以及升级改进。     

基于FPGA的一种改进型三角超越函数CORDIC实现方式

CORDIC算法将复杂的算术运算转化为简单的加法和移位操作,然后逐步逼近结果。这种方法很好地兼顾了精度、速度,非常适合三角超越函数的硬件实现,但同时也带来硬件资源占用增加的问题。如何尽可能减少CORDIC算法带来的硬件资源占用增加,是利用CORDIC算法实现三角超越函数的关键。本文提出一种改进型三角超越函数CORDIC硬件实现方案,该方案中CORDIC算法IP核利用VHDL语言进行编写,IP核在Modelsim6.5g上通过功能仿真,并且在XUPV5-LX110T FPGA开发板上通过硬件测试,实验结果表明改进的方案可以有效减少CORDIC算法带来的硬件资源占用增加。