应用反短/窄沟效应优化亚阈值SRAM单元

为缓解传统存储器单元尺寸设计方法在亚阈值区引入的面积和外围电路开销问题,采用晶体管的反短沟效应和反窄沟效应改进传统方法,不仅解决了亚阈值电压下单元面积和外围辅助电路开销过大的问题,还进一步提升了单元的噪声容限和读写速度.以10管静态随机存储器单元为研究对象,基于中芯国际130 nm工艺进行物理实现,测试结果表明,相比于传统方法,所提出的尺寸设计方法节省单元面积开销76%,提升静态噪声容限30.5%,使静态随机存储器能稳定地在0.32 V的电压下工作.     

一种适用于小尺寸工艺的SRAM单元设计

最近研究表明,静态存储器(SRAM)功耗是整个芯片功耗的重要组成部分,功耗问题在SRAM单元设计中成为一个日益重要的问题。提出了一种新的纳米级的高稳定性和低功耗应用技术,采用该技术的SRAM单元采用分开的读写机制。65nm CMOS工艺的仿真结果表明,此新型的SRAM单元结构在保证正确的读写操作下,在写0操作时功耗比传统的SRAM单元降低22.45%。同时,此新型SRAM在空闲模式下利用漏电流和正反馈存值,极大地提高了SRAM单元的稳定性,改善了纳米尺度下SRAM单元的功耗问题。     

基于历史链接关系的指令高速缓存低功耗方法

针对现代嵌入式处理器中指令高速缓存功耗显著的问题,提出一种基于Cache行间访问历史链接关系的指令高速缓存低功耗方法.通过创建独立可配置的顺序及跳转链接表项,利用链接表项中缓存的历史信息,消除Cache行间访问时对标志位存储器和冗余路数据存储器的访问功耗.进一步提出可复用的链接状态单元,克服了传统方法中由于缓存缺失引起的清空和重建链接表项的缺陷,显著降低了指令高速缓存访问功耗.实验表明,与传统指令高速缓存相比,本方法在取指单元面积仅增加1.35%的情况下,可平均减少标志位存储器访问次数96.38%.     

嵌入式Flash读取加速技术及实现

为了解决低成本和低功耗应用中的嵌入式Flash读取速度问题,提出多种基于缓存结构的嵌入式Flash读取加速技术及实现,包括低频快速访问技术、回填隐藏技术和改进型关键字优先预取策略,以及具有自适应预取功能的缓存锁定技术、预查找技术等,在提高Flash读取性能的同时,保持较低的功耗.仿真实验证明:在占用资源(缓存容量)较少,频率较低(用于部分低功耗应用)的环境下,这些技术的应用使加速控制器的加速性能与传统的2路组相联缓存相比得到了明显的提升,同时加速控制器中读加速单元的动态功耗与传统2路组相联缓存相比显著降低     

延长相变存储器寿命的写操作Cache及其调度策略

相变存储器具有可扩展性好、单元尺寸小、静态功耗低等优点,是替代DRAM做主存的候选器件之一,但其可重复写入的次数有限。提出了一种基于DRAM写操作Cache的相变存储器主存结构,包括存储器控制器、读/写操作数据通路和标志域查找等。同时还提出了相应的调度策略,包括整体的读写调度以及基于写操作频率的替换策略等。仿真结果显示,所提出的方法可将相变存储器的寿命平均延长50%以上,同时使平均仿存延迟降低35%以上。     

静态随机存储器双向互锁存储单元的抗老化设计

为了延长抗辐照静态随机存储器双向互锁存储单元(DICE)电路的使用时限,得到偏置温度不稳定性效应(BTI)老化效应对DICE单元性能的具体影响,提出抗老化设计方案.通过SPICE仿真实验,分析DICE单元的老化特性,发现因老化加重的读干扰和半选择干扰是影响DICE结构的SRAM单元稳定性和寿命的主要原因.针对DICE单元抗辐照结构的特性,提出新的DICE单元读写端口结构.通过在组成读写端口的4个晶体管之间加入额外的控制晶体管,阻断了DICE单元存储节点相连的路径,消除了读干扰和半选择干扰的影响,避免了单元的读故障和半选择故障的出现.改进后的DICE单元在读状态和半选择状态时的抗辐照能力与改进前相比得到了提升.通过仿真实验,验证了改进后DICE单元的功能正确性和抗老化有效性,直接减少了DICE单元经过108 s老化后22.6%的读失效率.     

基于高速缓存资源共享的TLB设计方法

针对嵌入式处理器中旁路转换缓冲（TLB）功耗和面积显著的问题,提出一种共享高速缓存硬件资源的低功耗TLB设计方法,消除了传统方法中TLB存储器的硬件资源及静态功耗.该方法通过设立两级TLB低功耗架构和缓存地址映射表,有效减少TLB的访问次数,降低了功耗;利用高速缓存的结构特性动态扩展TLB表项,扩大对物理内存的映射范围,提升TLB命中率.进一步提出了一种复用缓存替换策略的TLB表项的编码加锁方法,减少页面抖动,缓和TLB表项与指令、数据的资源冲突.实验结果表明:与传统的TLB设计相比,应用本方法的嵌入式处理器的功耗下降28.11%,面积减少21.58%.     

SRAM-FPGA抗单粒子翻转方法和预估

为解决卫星通信系统中赛灵思公司的静态随机存储器型现场可编程门阵列(Xilinx SRAMFPGA)单粒子翻转问题,提出了一种占用硬件资源少,可靠度高的抗单粒子方法．该方法使用爱特公司的现场可编程门阵列作为检测芯片,可编程只读存储器芯片存储屏蔽位文件,通过联合测试工作组模式回读Xilinx FPGA配置文件并进行校验,发现出错则重新加载配置文件,消除单粒子翻转影响．该方法已成功在轨应用于某卫星通信系统．为计算卫星通信系统的可靠度,提出使用品质因数方法预估静态随机存储器型现场可编程门阵列单粒子翻转率,并与在轨实测数据进行比较,证明使用该方法的正确性,同时计算出实际飞行轨道的单粒子翻转率系数,为其他静态随机存储器型现场可编程门阵列、存储器等芯片的单粒子翻转率预估提供数据支撑,为我国卫星通信系统可靠性研究与设计提供参考．     

锁存型灵敏放大器电路的改进设计

静态随机同步存储器（SRAM）灵敏放大器（SA）广泛用于深亚微米芯片存储系统的设计,用来提高存储系统的速度和降低存储系统功耗。提出一种由作者设计的新型灵敏放大器,能够在满足功耗、速度、面积的基础上降低失配。首先介绍失配对锁存型灵敏放大器性能的影响,然后介绍两种常用的改进方法,最后重点介绍由作者设计的时序改进型的SA,并对结构改进前后的仿真数据进行比较,且与以往的两种结构进行比较。     

嵌入式Flash读取加速技术及实现

为了解决低成本和低功耗应用中的嵌入式Flash读取速度问题,提出多种基于缓存结构的嵌入式Flash读取加速技术及实现,包括低频快速访问技术、回填隐藏技术和改进型关键字优先预取策略,以及具有自适应预取功能的缓存锁定技术、预查找技术等,通过这些技术的整合应用,在提高Flash读取性能的同时,保持较低的功耗.仿真实验证明：在占用资源（缓存容量）较少,频率较低（用于部分低功耗应用）的环境下,这些技术的应用使加速控制器的加速性能与传统的2路组相联缓存相比得到了明显的提升（20%~40%）,同时加速控制器中读加速单元的动态功耗与传统2路组相联缓存相比降低了40%左右.     

相变存储器预充电读出方法

分析传统相变存储器读出方法读取速度受限的原因,提出一种预充电读出方法.该方法将本地位线充电到预充电电压后开始读取数据.预充电电压设置在第一参考电压和第二参考电压的中间值.第一参考电压为读取最高晶态电阻值的存储器件时的本地位线电压,第二参考电压为读取最低非晶态电阻值的存储器件时的本地位线电压.采用SMIC 40 nm CMOS工艺进行设计和仿真,1-Mb相变存储器的随机读取时间为6.64 ns;Monte Carlo仿真表明,最长随机读取时间为9.07 ns.传统读出方法的随机读取时间和最长随机读取时间分别为45.36 ns和128.1 ns.晶态单元读电流是4.84 μA.仿真结果表明,所提方法比传统方法能更好地抑制工艺角、电源电压和温度波动.     

Design of small-area multi-bit antifuse-type 1 kbit OTP memory

A multi-bit antifuse-type one-time programmable (OTP) memory is designed, which has a smaller area and a shorter programming time compared with the conventional single-bit antifuse-type OTP memory. While the conventional antifuse-type OTP memory can store a bit per cell, a proposed OTP memory can store two consecutive bits per cell through a data compression technique. The 1 kbit OTP memory designed with Magnachip 0.18 μm CMOS (complementary metal-oxide semiconductor) process is 34% smaller than the conventional single-bit antifuse-type OTP memory since the sizes of cell array and row decoder are reduced. And the programming time of the proposed OTP memory is nearly 50% smaller than that of the conventional counterpart since two consecutive bytes can be compressed and programmed into eight OTP cells at once. The layout area is 214 μm × 327 μm, and the read current is simulated to be 30.4 μA. Foundation item: Project supported by the 2nd Stage of Brain Korea; Project supported by the Korea Research Foundation     

采用状态度量抽取和内插策略的低功耗Turbo译码器

针对采用最大后验概率算法的Turbo译码器,提出了一种新颖的前向、后向度量计算和存储器管理的策略.通过在前向状态度量计算时对部分度量值等间隔抽取存储,然后在对数似然比计算时经过内插还原出未存储的状态度量值,极大地减少了状态度量存储单元,从而降低了功耗和实现面积.与传统的实现方法比较,当滑窗为128时,可以节省80%的状态度量存储单元.在65nm的工艺下,约束工作电压为1.18V和时钟频率为350MHz时,该方法实现的HSDPA Turbo译码器可以达到21.4Mbit/s的吞吐量和29.3mW的功耗,且每次迭代的能量效率仅为0.171nJ/bit.     

基于非冗余排序的地址总线的功耗优化编码

提出了一种新的低功耗非冗余排序总线编码方法．通过对改进的偏移地址线的动态重排以降低具有高负载的地址总线的功耗．该编码方法根据偏移地址的值域对地址总线的低位进行优化重排，通过高位地址总线传送排序矢量至存储器的地址接收端．相对于传统的地址总线编码方法，具有更低的总线跳变率．实验结果表明。采用所提出的非冗余排序总线编码．地址总线的跳变率降低了88．2％，功耗减少了76．1％．有效降低了地址总线的功耗．     

Small-Scale CMOS Pseudo SRAM Module Design

An approach to design small scale CMOS static random access memory (SRAM) is proposed. The design of address decoder, memory cell, and the layout are included. This approach adopts flip-flop array structure.The flip-flops are used as the storage cells and they are stacked to form the whole SRAM module. The word select bit is generated from the address decoder. And one word at a time is selected for reading or writing. The design of the memory core‘s layout is also discussed since it should be optimized to save area and also should be convenient for realization. It‘s a full-custom layout. The address decoder is composed of combinational logic circuit and its layout is also designed as a full-custom layout. With all these modules, the integral structure of the SRAM is cartied out.     

Low complexity SEU mitigation technique for SRAM-based FPGAs

An internal single event upset (SEU) mitigation technique is proposed, which reads back the configuration frames from the static random access memory (SRAM)-based field programmable gate array (FPGA) through an internal port and compares them with those stored in the radiation-hardened memory to detect and correct SEUs. Triple modular redundancy (TMR), which triplicates the circuit of the technique and uses majority voters to isolate any single upset within it, is used to enhance the reliability. Performance analysis shows that the proposed technique can satisfy the requirement of ordinary aerospace missions with less power dissipation, size and weight. The fault injection experiment validates that the proposed technique is capable of correcting most errors to protect space-borne facilities from SEUs.     

Design of 1 kbit antifuse one time programmable memory IP using dual program voltage

A 1 kbit antifuse one time programmable (OTP) memory IP, which is one of the non-volatile memory IPs, was designed and used for power management integrated circuits (ICs). A conventional antifuse OTP cell using a single positive program voltage (V _PP) has a problem when applying a higher voltage than the breakdown voltage of the thin gate oxides and at the same time, securing the reliability of medium voltage (V _M) devices that are thick gate transistors. A new antifuse OTP cell using a dual program voltage was proposed to prevent the possibility for failures in a qualification test or the yield drop. For the newly proposed cell, a stable sensing is secured from the post-program resistances of several ten thousand ohms or below due to the voltage higher than the hard breakdown voltage applied to the terminals of the antifuse. The layout size of the designed 1 kbit antifuse OTP memory IP with Dongbu HiTek’s 0.18 μm Bipolar-CMOS-DMOS (BCD) process is 567.9 μm×205.135 μm and the post-program resistance of an antifuse is predicted to be several ten thousand ohms.     

一种超大规模电源/地线网络快速压缩BiCGStab算法

提出一种新的快速分析方法对大规模电源/地线网络进行模拟.首先以列索引的一维稀疏存储结构对大规模的系数矩阵进行压缩处理,避免了行索引数组,提高了计算的速度;其次采用BiCGStab算法对网络进行模拟,在保证计算速度的情况下避免了逆矩阵的计算,节省了计算内存.实验数据表明,本算法的计算速度比HSPICE提高了两个数量级;计算所用的内存与HSPICE相比节省了约95%, 与预优共轭梯度法相比节省了约75%.本算法求解效率高,并大幅度节省了计算内存,与常规的电路模拟软件相比,适用于分析规模日益增大的微处理器中的电源/地线网络.     

冲激噪声环境中LFM信号的特征参数估计

SαS稳定分布是一类非常重要的非高斯随机分布,具有这类分布的噪声称为冲激噪声。在冲激噪声情况下,α阶以上的矩均不存在,导致基于二阶矩的高斯模型算法性能下降,甚至不能正常工作。该文提出了一种在冲激噪声环境下线性调频信号特征参数估计的算法,通过分析冲激噪声的具体特点,给出了修正的低阶矩模糊函数,并结合Radon变换估计了冲激噪声环境下LFM信号的参数。该算法既可应用于冲激噪声下,又可应用于高斯噪声环境,故具有较好的鲁棒性。最后用计算机仿真验证了该算法的有效性。     

低功耗无损电流检测技术的分析与设计

通过分析DC-DC电流模开关电源的结构,提出了一种新颖的低功耗无损电流检测技术,降低了开关电源的静态功耗。该技术实现了"虚拟"的无损电流检测电阻和一个低功耗高灵敏度的电流检测放大器。通过降低电流检测电路的功耗,优化了电流模开关电源控制环路的功耗,从而实现了静态功耗的最小化。基于无损电流检测技术设计,开关电源的静态功耗为61.22 mW,为典型情况的57.5%。