基于DSP的高精度多参量测量硬件设计

介绍了基于DSP的高精度多参量测量系统的工作原理和硬件设计方法,采用DSP嵌入模块式结构,用TMS320F206控制A/D电路实现多路电量高精度幅度测量;用DSP和锁相环电路实现高精度频率、相位测量;用DSP和单片机89C2051实现电能测量.该设计已应用于多路电量的测量,并达到0.05%精度.     

基于时间放大技术的时间数字转换器的设计

本文基于时间放大技术设计了一种两步式的时间数字转换器(TDC),可应用于高精度的飞行测量领域。本设计采用SMIC 55 nm CMOS工艺,采用环形延时TDC作为粗量化电路,采用游标式TDC作为细量化电路。游标式TDC的精度受到延时失配限制,导致在设计时难以突破更高精度的要求。时间放大器通过放大粗量化产生的时间余量,并继续进行第二次细量化,降低了细量化电路的设计难度。针对传统时间放大器输入范围有限以及放大精确度不足的弊端,提出一种新的时间放大器结构,具有精确放大宽范围输入时间间隔的能力。仿真结果表明,采用该种时间放大器的TDC可实现的分辨率为3.7 ps,测量范围为80 ns,微分非线性(DNL)为0.73 LSB,积分非线性(INL)为0.95 LSB,该设计能够在高线性度下更好地兼顾TDC的分辨率与测量范围。     

基于FPGA的高精度时间数字转换方法研究

高精度时间间隔测量是卫星授时、遥测及无源定位等领域中的一项关键技术,为此提出一种基于单片现场可编程门阵列(Field Programmable Gate Array,FPGA)实现时间数字转换(Time-to-Digital Conversion,TDC)的方法,详细介绍了延迟线内插法的结构及工作原理,分析并比较了几种实现延迟线的方法,给出了利用FPGA内部进位链实现抽头延迟线的技术细节,以Altera公司的CycloneIII系列FPGA芯片实现了TDC的模型设计,并通过时序仿真完成了对该TDC模型的性能测试,有效地提高了时间测量精度。最小测量精度达71ps,测量范围约为0.67s。     

高精度数字信号中和器的设计与实现

本文介绍了一种基于超高速数据采集技术的高精度时间间隔测量系统的设计。基于对高精度时间测量应用背景下,时间-数字转换器（Ti me-to-digital Converter,TDC）与数字信号中和器（Digital Signal Averager）优缺点的对比,本文并提出了一种高精度数字信号中和器的设计方案。完成了前端信号调理、超高速数据采集、高速时钟产生、FPGA硬件算法设计、USB2.0接口等模块设计。测试结果表明本系统最小时间分辨率334ps,测量范围0～20us,可广泛应用于高精度时间间隔测量领域。     

基于DSP的电力电压测量信号放大系统

基于CVT电容式电压互感器的电力系统电压测量现状,提出应用于电压互感器的二次测的一种基于DSP的数字化高精度信号放大系统.该放大系统用数字化逆变器实现电力系统正弦电压信号功率的放大,利用DSP数字处理器高速的处理能力和电流预估计的PI控制算法实现逆变系统的高性能和高精度.最后,给出了输入电压信号和输出放大后电压的比较波形.     

一种基于时间数字转换器的瞬时测频技术

为了提高数字计数式瞬时测频的精度,提出了一种采用时间数字转换器（TDC）进行瞬时测频的新技术。通过对脉内的被测信号脉冲个数进行计数,并利用TDC测量输入信号的脉宽,可得到被测信号频率。在 FPGA 中设计了测频的基本时序,并完成了对TDC的控制和数据计算。为了提高瞬时测频机工作的稳定性,设计了TDC的校准方法,通过在测量间歇期插入标准脉宽信号进行测量,以修正T DC的漂移。经测试表明,对于脉宽1μs、载频频率为1～2GHz的输入信号,该技术的测量精度约为0．3MHz,测量时间小于1μs。     

交流量高精度测量的微机实现方案

准确、快速地对电力系统交流信息量进行测量是十分必要的,本文提出1种以高速A/D转换和高精度DSP处理器芯片为硬件基础的,基于快速离散傅立叶变换(FDFT)的高精度测量方案。     

基于AD2S80A的双路RDC测角系统及接口设计

利用轴角一数字转换(RDC)芯片AD2S80A和旋转变压器,可组成高精度的双路位置检测系统.介绍了这种测角系统的工作原理、电路设计,研究了它与DSP的接口设计问题,并利用锁存器和三态数据缓冲器,设计出了双路高精度位置检测系统的接口电路,解决了DSP一次读取两个AD2SSOA的延时间题,可满足DSP实时控制要求.     

新型两步式高精度TDC的设计

时间数字转换器(TDC)是一种常用的时间间隔测量电路,广泛用于飞行时间(ToF)测量,频率测量等领域。针对传统TDC分辨率与测量范围相互制约的问题,基于SMIC 55 nm CMOS工艺提出了一种兼顾分辨率与测量范围的两步式TDC结构。该TDC第1级使用环形结构进行粗量化,以扩大测量范围;第2级利用延迟锁相环(DLL)结构精确控制压控延迟单元的延迟,以产生代表分辨率的延迟差,进而实现细量化,提高了分辨率。其中,设计了一种简便的时间余量求取算法,将第1级的粗量化误差准确传递到第2级。同时特别设计了第一级延迟单元的结构,以消除传统环形TDC中多路选择器(MUX)在信号循环过程中造成的延迟失配。仿真结果表明,该TDC的分辨率为4.8 ps,测量范围达到1.26μs,微分非线性(DNL)小于0.6 LSB,积分非线性(INL)小于1.8 LSB。     

基于 STR 的两级差分的高精度低功耗 TDC

随着集成电路工艺的发展和集成度的提高,电路延时显著降低,传统的时间数字转换器(TDC)的研究趋向于兼具高分辨率和高精度的电路设计。近年来,摩尔定律逐渐失效,物联网大背景下轻量化,微型化,低功耗的边缘设备得到了飞速发展,用于片上延时测量的微型化TDC的研究重点逐步转向高精度的低功耗设计。基于Xilinx Virtex-6 XC6VLX240T现场可编程门阵列(FPGA)开发平台,提出了一种以游标自定时环(vernier self timing ring, VSTR)代替直接计数法的粗测结构,和两条对称的延迟链组成的细测结构。通过边沿重合检测单元和锁存单元将粗测结构的游标STR与细测的对称延迟链结合,设计结果表明该结构量程可达到491 ns,分辨率为14.8 ps,最高精度为12.9 ps,功耗为0.068 W,说明了提出的两级差分结构具有高精度低功耗的特点。