基于参考通道随机化的TIADC校准算法

提出了一种针对时间交织模数转换器(time interleaved ADC,TI-ADC)通道间失配误差的基于参考通道的后台校准算法。该算法利用参考通道与同采样时刻TI-ADC子通道ADC输出差值估计待校准子ADC的失配误差,然后从系统输出中减之实现自适应误差补偿;为了克服当TI-ADC系统前端不存在单独输入缓冲器时,参考ADC通过输入网络耦合对TI-ADC产生干扰问题,进一步加入随机化技术,减少残余失配误差产生毛刺;该校准系统可以实现3种主要失配误差的同时有效校准,对输入信号带宽没有限制。应用于12位1 GS/s TI-ADC系统,当输入信号频率为470 MHz时,FPGA验证结果表明,校准后无杂散动态范围(SFDR)提升了44.14 dB,达到76.16 dB。     

流水线模数转换器设计

设计了一款14位、125MS/s流水线模数转换器(ADC)。通过前端采样/保持电路(SHA)消除对输入信号采样的孔径误差,采用4位结构的首级转换电路提高ADC线性性能,设计了带输入缓冲的栅压自举开关以缓解首级转换电路输入采样开关中自举电容对SHA的负载效应,流水线ADC级间通过逐级按比例缩减策略使功耗得到节省。该设计采用0.18μm 1P5MCMOS工艺,ADC版图面积2.3 mm×1.4 mm。Spectre后仿真结果显示,采样频率125 MHz、输入信号在接近Nyquist频率(61MHz)处时信号噪声畸变比(SNDR)和无杂散动态范围(SFDR)可分别达到75.7 dB和85.9 dB。在1.8V电源电压下,ADC核心部分功耗为263 mW。     

500 MS / s 12 位流水线 ADC 的设计研究

在超高速高精度模数转换器(ADC)设计中,低压运算放大器及其数字辅助校准算法至关重要。基于40 nm CMOS工艺、工作电压1.1 V,设计了一款500 MS/s、12位流水线ADC。系统采用前端无采保结构及低压级间运算放大器以降低系统功耗。本文提出了一种基于数字检测的算法校准级间增益和电容失配误差,使用较小的面积和功耗有效提高了ADC的整体性能。本数字校准方案将ADC的差分非线性(DNL)和积分非线性(INL)从2.4 LSB和5.9 LSB降低为1.7 LSB和0.8 LSB。对于74.83 MHz的正弦信号,校准技术分别实现了63.14 dB的信号-失真噪声比(SNDR)和75.14 dB的无杂散动态范围(SFDR),功耗为123 mW,满足设计指标,证明了带有数字校正的低压流水线ADC设计的有效性。     

带参考通道的时间交叉ADC数字后台校准方法

设计实现了一种带参考通道的时间交叉ADC(TIADC)通道误差数字后台实时校准方法。参考通道ADC与TIADC各个子通道ADC依次对齐,对同一输入信号在同一时刻进行采样并转换,输出差值被用在数字后台LMS自适应校准算法中以计算通道间的失配误差估计值,实现对各通道失调失配、增益失配和采样时刻失配造成误差的实时校准。FPGA实验结果表明,应用于12 bit,4通道,采样频率400 MS/s的TIADC中,归一化输入频率fin/fs=0.134时,在失调误差、增益误差和采样时钟误差分别为5%FSR、5%和1%Ts条件下,校准后信号噪声失真比(SNR)和无杂散动态范围(SFDR)分别提高了约19.61 d B和28.28 d B,为73.83 d B和86.15 d B,有效位达到11.96位。本校准方法计算复杂度低、易于硬件实现,能够应用于任意通道数的TIADC校准。     

误差提取自适应修正的前馈式TIADC校准算法

在纯数字域设计实现了一种针对时间交织模数转换器采样时间失配误差的前馈式校准算法。定义了一种误差提取函数,并针对其导数求算中存在的误差提出了自适应的修正方法,从而提高在输入信号频率较高时误差提取的准确度;为了降低误差提取单元的复杂性,采用了以减法实现的误差提取函数和基于LMS的除法器;采用基于一阶泰勒补偿的方式完成时间失配误差的实时校正。仿真结果表明,应用于4通道14 bit时间交织模数转换器(TIADC)系统,当输入信号为多频信号时,系统动态性能无杂散动态范围(SFDR)从48. 6 dB提高到80. 7 dB。与传统基于前馈校准结构对比,可以将输入信号带宽从0. 19提高到0. 39,提高了校准算法的应用范围。     

适用于 TIADC 时间误差校准的斩波调制算法

传统的时间交织模数转换器(TIADC)时间误差斩波调制校准算法无法向多通道推广,改进的时间误差斩波调制校准算法将单通道与相邻通道输出相加后分别斩波再求和来提取出时间误差,使其能适用于任意通道误差的提取,时间误差补偿采用一阶泰勒近似来实现,避免了传统算法中复杂滤波器设计。然而,当输入信号频率超过子通道奈奎斯特频率时,校准算法的校准方向会出错,从而导致校准失败。因此,设计了一种校准方向修正算法,能够满足整个系统奈奎斯特频率范围内的有效校准。仿真结果表明,应用于一个4通道、1 GS/s、12位的TIADC,当输入信号频率为450 MHz时,系统的信号噪声畸变比(SNDR)由28.4提高到73.1 dB,系统的无杂散动态范围(SFDR)由30.7提高到88.9 dB。     

PicoScope 5000D系列:“功能齐全的多面手”

正英国比克公司(Pico Technology)推出Pico Scope5000D系列FlexRes示波器和MSO,其纵向分辨率高达16位,带宽高达200 MHz,采样速率高达1 GS/s。FlexRes硬件在不同时间交织及并行组合中的输入通道上采用多个高分辨率ADC,以优化采样速率,8位ADC分辨率时采样速率可高达1 GS/s,采样率为62.5 MS/s时ADC分辨率可高达16位,或可实现位于二者之间的任意组合。Pico Scope 5000D MSO型号增加了16个数字通道,可为模拟和数字通道提供精确的时间交互关系。可对数     

用于 CZT 探测器前端的数字自校准 SAR-ADC 设计

为了满足碲锌镉(CZT)探测器前端读出系统对模数转换器(ADC)的特殊需求,设计实现了一款 12 bit 1. 6 MS / s 的前台 数字自校准逐次逼近型(SAR)ADC。 采用先校准后正常输出的工作方式以提高数据转换的实时性,校准模式下,SAR-ADC 核 心部分对差分斜坡输入电压注入低幅值扰动,再利用最小均方(LMS)自适应算法在数字域对亚二进制电容权重进行校准并固 定;正常工作模式下,按照已经校准的权重值正常输出数字码。 搭建数模混合仿真平台进行仿真验证,结果表明,当时钟信号频 率为 20 MHz,输入信号频率为 239. 1 kHz 时,校准后与校准前相比,SAR-ADC 的信噪失真比( signal-to-noise and distortion ratio, SNDR)由 45. 59 dB 提升到了 72. 35 dB,有效位数(effective number of bit, ENOB)由 7. 28 bit 提升到了 11. 73 bit,SAR-ADC 性能 明显提升,前端读出电路与 SAR-ADC 的联合线性度 δ 为-0. 29% ~ 0. 34%,能够满足 CZT 探测器前端读出系统的使用需求。     

泛华恒兴推出带隔离功能的数据采集卡

近日,北京泛华恒兴科技有限公司(简称:泛华恒兴)推出了一款带隔离功能的多功能数据采集卡——PSPXI-3354。PSPXI-3354提供16路信号模拟输入通道,差分8路,内置18位ADC分辨率,单通道采样速率最高位1.25MS/s,多通道共享采样速率最高为1MS/s。4路同步模拟输出,内置16位ADC分辨率,数据更新速率最高位200KS/s。同时,该模块还配有16路数字输入输出端口,2路计数器。     

相位域ADC偏移误差检测及补偿技术

相位域模数转换器(Ph-ADC)利用正交IQ通道来提取相位信息,但IQ通道偏移误差会导致系统误码率(BER)升高.针对以上问题提出一种基于帧采样的同相正交(I/Q)偏移误差提取方法,并采用梯形积分法进行补偿.相关传统方法,该方法可以节省因内存访问,数据延迟以及系统对每个样本中断响应而浪费的时间.通过建立π/4 DQPSK解调,6-bit Ph-ADC,Eb/No为12 dB的数字调制系统来验证所提出相位域ADC偏移误差检测及补偿技术,仿真结果表明,当输入信号频率为450 kHz,I/Q偏移误差为10％时,系统的信号噪声畸变比(SNDR)由7.02提高到37.22 dB,系统的无杂散动态范围(SFDR)由17.37提高到38.74 dB,ENOB由1.03提升为5.89,校准后该方法可以使系统BER降低到10-5数量级,使误差矢量幅度(EVM)小于15 dB.     

英国比克科技(Pico Technology)推出新概念示波器SXRTO——新一代采样器扩展实时&高速采样示波器

正英国比克科技(Pico Technology)近日推出PicoScope9404 SXRTO(新一代采样器扩展实时示波器)。9404型号具有4个5 GHz模拟带宽、12位ADC、每个通道支持高达500 MS/s的实时采样和1 TS/s (1 ps)的等效时间     

超高速1bit采样系统的硬件设计及仿真

脉冲超宽带(IR-UWB)信号的脉冲宽度一般为亚纳秒级,带宽非常宽。对其进行采样,需要高达上吉赫兹的采样频率,这对采样器的性能提出很大的挑战。时间交错采样方法能够很好地解决这个问题,它可以方便地提高采样频率。本文针对IR-UWB通信系统,设计和实现了一种基于时间交错采样的超高速1bit采样系统。系统等效采样频率可以达到3.2GHz,并且可以方便的将采样数据输入到处理器FPGA中。最后,本文进行了系统硬件的仿真,并进行了相应的分析。     

1．8V8 bit 200 MS／s折叠插值模数转换器设计

设计了一种8bit、200Ms／s的折叠插值模数转换器。为了提高电路速度,使用分布式采样保持电路处理输入信号,两级折叠电路提高电路的增益和带宽。插值电路使用电流插值,适合低压高速应用。仿真结果显示,在1．8V工作电压、200MHz时钟频率、0．18μm CMOS工艺条件下,差分输入范围0．8Vpp,SNDR为47．6dB,功耗约110mW。     

高精度ADC AD7734在8通道数据采集系统中的应用

在用于建筑工程质量检测、监测的仪器仪表领域中,高精度的ADC是必不可少的环节。本文介绍了基于高精度ADC AD7734的8通道数据采集系统的设计和实现,首先介绍了该芯片的基本特点及典型应用,该芯片在转换时间为500μs（2kHz通道转换）时,能够达到16位峰对峰精度,因而非常适用高精度、多通道的应用场合。在此基础上提出了具有最高1kHz采样率、可并行8通道同时采样的采集系统设计方案。经测试,系统整体噪声约为0.22mV,以1kHz采样速率采样450Hz正弦信号可正确分析其频率。     

基于改进级联泰勒补偿的TIADC时间误差校准

本文提出了一种针对于高速高精度TIADC时间失配误差的改进级联泰勒补偿算法。利用线性近似原理来估计时间失配误差,再采用一种经过改进的级联泰勒补偿结构进行误差补偿。其中,误差补偿模块与误差估计模块一起构成反馈式校准结构,以便于能够对时间失配误差实时估计与校准。在MATLAB建立一个位数为16 bit,时钟采样频率为500 MHz的4通道TIADC系统时间失配误差校准模型进行仿真验证。实验结果表明,当输入信号频率在整个奈奎斯特频段内,经过3阶校准后,TIADC系统的SFDR平均提高56.2 dB,SNR平均提高55.6 dB。相比于传统的级联泰勒补偿结构,进一步缩小了硬件实现规模。     

海泰电子最新推出HTPXI4284振动和噪声测量模块

正陕西海泰电子有限责任公司(以下简称"海泰电子")近日发布了一款基于PXI总线高性价比的8通道、24位振动和噪声测量模块——HTPXI4284。HTPXI4284具有8个独立的差分或伪差分模拟输入通道,每通道均有独立的24位A/D转换器和信号调理电路,动态范围达到110dB。各通道独立并行采样,每通道均可实现204.8kS/s的最高采样,采样率由DDS控制,可以向下分频,最低采样率为1kS/s,输入电压范围为±10V、±5V、±     

采用1.75 Gbps串行发送器的低功耗14位125 MSPS ADC

提供了一种适宜于多通道集成的低功耗、小面积14位125 MSPS流水线模数转换器(ADC)。该ADC基于开关电容流水线ADC结构,采用无前端采样保持放大器、4.5位第一级子级电路、电容逐级缩减和电流模串行输出技术设计并实现。各级流水线子级电路中所用运算放大器使用改进的"米勒"补偿技术,在不增加电流的条件下实现了更大带宽,进一步降低了静态功耗;采用1.75 Gbps串行数据发送器,数据输出接口减少到2个。该ADC电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,测试结果表明,该ADC电路在全速采样条件下对于10.1 MHz的输入信号得到的SNR为72.5 d BFS,SFDR为83.1 d B,功耗为241 m W,面积为1.3 mm×4 mm。     

海泰电子最新推出HTPXI4284振动和噪声测量模块

正陕西海泰电子有限责任公司(以下简称"海泰电子")近日发布了一款基于PXI总线高性价比的8通道、24位振动和噪声测量模块——HTPXI4284。HTPXI4284具有8个独立的差分或伪差分模拟输入通道,每通道均有独立的24位A/D转换器和信号调理电路,动态范围达到110 dB。各通道独立并行采样,每通道均可实现204.8kS/s的最高采样,采样率由DDS控制,可以向下分频,最低采样率为1 kS/s,输入电压范围为±10 V、±5 V、±2 V、±1 V。整个测     

产品世界

基于PCI的200MS/s12位数字化仪2005年1月,美国国家仪器有限公司(NationalInstruments,简称NI)推出NIPCI-5124,这是倍受欢迎的基于PXI的12位、200MS/s数字化仪的基于PCI接口的产品。NIPXI-5124和NIPCI-5124这两款数字化仪使用了最新技术,在2个150MHz带宽的输入信道中进行同步采样,可达到高达75dBc的SFDR(spurious-freedynamicrange)。这两款设备均基于NI同步和存储核心(SynchronizationandMemoryCore,SMC)构架,具备每通道512MB板载内存、快速数据传输和紧密的同步功能。设计和测试领域的工程师们可以在几十皮秒内同步基…     

基于FPGA的CELLPACK信号采集系统设计

为实现CELLPACK信号的实时处理,通过对相关采集系统对比分析,设计了基于FPGA的CELLPACK信号采集系统。在该数据采集系统中,以现场可编程逻辑门阵列（FPGA）控制芯片为核心,由12bit的串行ADC对CELLPACK信号进行采样,FPGA实现的系统接收采样信号并实现实时串并转换、滤波及脉冲甄别等信号处理操作,然后将有效数据同时写入异步FIFO和SDRAM供微控制器（MCU）通过异步总线接口进行读取,从而计算出CELLPACK中的血球细胞密度。该系统已成功应用于某血细胞分析仪的产品生产中,能有效地实现信号的采集处理及存储功能。