基于重构密码协处理器的可信计算系统的设计和实现

基于可重构密码芯片,设计了一种可信计算系统,为操作系统中的数据提供增强保护以防止敌手的攻击,保证敏感应用在受协处理器保护的环境中运行。重点介绍了可重构密码协处理器的硬件结构,分析了密码协处理器的密码算法可重构原理和实现流程,为进一步研究可供商业应用的可重构密码芯片奠定了基础。     

国产通用处理器密码算法指令实现研究

介绍了国际主流密码算法AES和SHA,综述了当前主流通用处理器架构的密码算法指令发展现状。为提高国产通用处理器在密码安全领域的性能,设计了面向国产通用处理器的AES和SHA密码算法扩展指令集,实现了能全流水执行的AES和SHA密码算法指令执行部件,并进行了实现评估和优化。该密码算法指令执行部件的工作频率达2.0 GHz,总面积为17 644 μm2,总功耗为59.62 mW,相比软件采用原有通用指令实现,对AES密码算法的最小加速比为8.90倍,对SHA密码算法的最小加速比为4.47倍,在指令全流水执行时可达19.30倍,显著地改善了处理器执行AES和SHA密码算法的性能,有望应用于国产通用处理器并进一步提升国产通用处理器芯片在密码安全应用领域的竞争力。此外,该密码算法指令部件还可以封装成专门用于支持密码算法的IP,应用在密码安全领域的专用芯片中。     

基于FPGA可重构快速密码芯片设计

为提高密码芯片的应用效益,提出了一种基于FPGA可重构的密码芯片实现方法。该方法打破了传统了一类密码芯片采用一种设计方案的模式,通过对FPGA的重构设计,能够动态地实现多种不同计算特征的密码算法芯片。同时对最基础的乘法运算和加法运算,设计了细粒度流水的加速策略。该方案能够重构实现DES、AES、RSA、椭圆曲线密码算法等典型密码算法,对600M的数据文件加密测试,DES的加速比为2.8,AES的加速比为3.6。     

基于模块划分的可重构分组密码芯片设计

针对分组密码算法芯片可重构设计的需求,提出了基于模块划分的可重构设计思想。通过对多种分组密码算法流程及实现过程进行分析和分类,将所有算法功能划分为:固定功能模块和可重构功能模块。在设计相应的可重构互联结构,实现对分组密码算法的可重构设计。通过对多种分组密码算法进行详细设计与测试分析结果表明,采用模块化的可重构设计对单个算法带来的时间延时增加为7%-23%;通过对分组密码算法芯片的交叉测试结果表明,算法用与配置所增加的时间延时为2%-16%,而且随着计算功能最终趋于稳定之后,所增加的配置时间将趋近于2%。     

可重构密码协处理器指令系统的设计方法

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。文章提出了可重构密码协处理器的指令系统的设计方法,并评估了按照该方法所设计的指令系统的特性。     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．     

可重构密码协处理器简介及其特性

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的，用于对数据进行加／解密处理的集成电路芯片，它能够灵活、快速地实现多种不同的密码算法。文章简要介绍了可重构密码协处理器的设计方法和使用方法，并对其灵活性、安全性、性能和规模进行了分析。     

基于可重构S盒的常用分组密码算法的高速实现

DES、3DES和AES是应用最广泛的分组密码算法，其可重构性和高速实现对可重构密码芯片的设计具有重要影响。该文分析了这3种算法的高速硬件实现，利用流水线、并行处理和重构的相关技术，提出了一种可重构S盒（RC-S）的结构，并在此基础上高速实现了DES、3DES和AES。基于RC-S实现的DES、3DES和AES吞吐率分别可达到7Gbps、2．3Gbps和1．4Gbps，工作时钟为110MHz。与其它同类设计相比，该文的设计在处理速度上有明显优势。     

可重构移位单元的设计与实现

在对称密码算法中移位操作使用频率非常高,尤其是在密钥生成中的应用。但各种算法之间的移位位宽和移位长度并不一致,所以现有的密码处理系统中还没有一个通用的移位单元支持所有对称密码算法的移位操作。本文在研究了多种对称密码算法的基础上,分析了高效灵活实现移位单元的方法,并提出了一种基于多级网络的可重构移位单元,它可以支持4/8/28/32/128-bit移位位宽以及可变移位长度的移位操作。此单元的设计与实现,不仅增强了密码处理单元的通用性,还使得可重构密码芯片的实现成为可能。     

一种新的安全电子交易加密认证方法

提出了一种新的使用DS1963S芯片的嵌入式加密认证方法,以串行方式实现SHA-1算法,网络设备能够快速和可靠地相互认证,产生用于数据加密的随机数字会话密码,系统密码能够被安全地存储在EEPROM中,可大大提高网络系统的加密安全性。     

DRM系统的SHA256算法设计及FPGA实现

介绍了一种适于DRM系统的SHA-256算法和HMAC算法,给出了在FPGA上实现SHA256算法和HMAC算法的一种电路设计方案,并对算法的硬件实现部分进行了优化设计,给出了基于Altera公司的StratixⅡ系列的FPGA的实现结果。     

一种基于BENES网络的可重构比特置换系统设计

采用ATM交换机中的BENES网络，提出了一种简洁正确的寻径算法，在可重构密码芯片上实现比特置换功能单元，能够完成N！种N到N的任意比特置换。该方法可以支持新的密码算法，加速分组密码，减少资源占用。     

基于SoC可重构密码算法IP核接口电路设计与实现

针对SoC芯片多IP核集成问题,提出了系统集成时软硬件协同设计方案,建立了可重构密码算法IP核接口电路模型.该模型引入桥芯片和可编程原理,解决了不同密码算法接口位宽不一致的问题.在介绍微控制器和可重构密码算法IP核相关功能的基础上,通过基于双端口存储器和寄存器组接口电路实例,验证了IP核接口电路功能的完备性和普适性.     

基于可重构密码模块的VPN安全网关

结合片上可编程系统和IPSec技术,设计一种基于可重构密码处理模块的虚拟专用网安全网关.该网关采用双处理器结构,主处理器完成系统芯片的初始化配置、系统控制、管理和数据包的预处理,协处理器完成IPSec处理功能,可重构密码处理模块加速加解密处理,从而提高算法执行效率,同时扩展IPSec协议的安全性.实验结果表明,该网关具...     

基于流密码的可重构处理结构及其专用指令集研究

在对多种流密码算法生成结构进行分析的基础上,提出一种基于流密码的可重构处理结构,并在总结重构流密码算法使用频率较高的基本操作类型的基础上,为该流密码可重构处理结构设计了一种专用指令集。描述了指令的具体格式,并对指令性能进行了评估。结果表明,该指令集作用在该流密码可重构结构上可灵活高效地实现多种流密码算法。     

粒度可配置的密码算法重构单元设计

针对分组密码可重构设计中关键模块的详细实现问题,深入研究了分组密码算法中可重构逻辑单元的划分,以及需要实现的常用功能模块;利用可重构原理,设计了分组密码算法中的加法模块和S盒的重构实现方案,给出了详细的实现原理图;为了提高运行速度,给出了在重构结构下的流水线设计;经实验测试表明,设计的重构功能模块在进行加法运算时最高可提高8倍速度,进行S盒查表时,资源节省达52%。     

基于遗传算法的快速可重构S盒硬件设计

传统S盒硬件结构只对应一种密码算法,密码硬件的灵活性和安全性差．本文通过分析大部分分组密码的特点,设计了一种可在相同硬件上重构实现44和64规格S盒的新电路结构．为了提高S盒硬件对不同密码算法的适应性,采用了硬件复用技术,且所设计的可重构S盒具有较快的重构速度和较好的扩展性;为了提高S盒的安全性,采用遗传算法对可重构S盒电路进行优化设计．在构造遗传算法的适应度函数时,重点考虑了影响S盒安全性的非线性度和差分均匀度．以44的S盒设计为例进行了实验,实验结果验证了可重构S盒的灵活性和安全性,证明了可重构S盒电路结构及优化设计方法的正确性．     

面向轻量级分组密码的高性能可重构架构

针对目前采用专用集成电路的硬件实现架构难以满足不同应用对灵活性需求的问题,提出一种面向轻量级分组密码的高性能可重构架构(HRALBC).通过分析42种主流的轻量级分组密码算法,提取出算法的模式特征和组合特征;以模式特征结果和组合特征结果为依据设计出可重构处理单元;根据算法映射规律设计可重构处理单元阵列,进而进行架构整体...     

基于GReP通用可重构处理器的密码算子优化设计

以提升通用可重构处理器在信息安全应用领域的处理能力与执行效率为目的,对序列、分组、公钥及哈希函数等四大类32种密码算法进行深入分析。通过各算法的热点、频度分析,对基本处理单元进行同构、同态、参数化设计,提出了对密码算法性能影响大、复用性好且具有可重构特性的密码算子。以公钥密码算法中计算量大、实现复杂且被广泛使用的模乘算法为代表,提出了将密码算子映射到GReP（General-Purpose Reconfigurable Processor）通用可重构处理器上的方法。实验表明基于GReP通用可重构处理器架构实现的模乘算法其运行效率比Intel CORETM i7平台上实现效率提高60%左右。实验充分说明了GReP通用可重构处理器在提高处理能力与执行效率方面有明显优势。     

可重构散列函数密码芯片的设计与实现

根据不同环境对安全散列算法安全强度的不同要求,采用可重构体系结构的思想和方法,设计一种可重构的散列函数密码芯片。实验结果表明,在Altera Stratix II系列现场可编程门阵列上,SHA-1, SHA-224/256, SHA-384/512的吞吐率分别可达到727.853 Mb/s, 909.816 Mb/s和1.456 Gb/s。