一个改进型CMOS电荷泵锁相环的设计

本文针对传统电荷泵电路的非理想效应,对CMOS锁相环中的电荷泵电路进行了改进,设计了一种采用电流控制技术的新型pump-up电荷泵.采用标准chartered 0.35um/3.3V模型,通过Cadence Spectre仿真,仿真结果显示,该锁相环有效地抑制了电荷共享和电流失配非理想特性的影响,消除了锁相环输出抖动,可稳定输出13.56MHz时钟信号,稳定时间小于11.2us,功耗小于 18mW.     

高性能电荷泵电路设计

本文针对传统电荷泵电路中的电荷注入、时钟馈通、电荷共享和充放电失配等非理想因素,设计了一种高精度电荷泵,降低了锁相环(PLL)的相位噪声。基于CHARTERED 0.25um CMOS的Bsim3模型,采用Cadence的Spectre仿真器对该电路进行了模拟仿真,结果表明该电路与传统的电荷泵相比具有更高的精度。并解决了传统电荷泵中的电荷注入、时钟馈通、电荷共享和充放电失配等问题,显著提高了电荷泵精度。     

一种应用于CMOS电荷泵锁相环中的新型电荷泵

电荷泵是CMOS电荷泵锁相环中的一个重要模块,其性能直接决定了整个锁相环系统的工作稳定性和各项指标的好坏,但传统结构的电荷泵却存在电荷共享、电流失配、电荷注入以及时钟馈通等问题。本设计为一种利用可调节共源共栅结构的差分输入单端输出电荷泵,采用TSMC 0.18μm RF CMOS工艺,利用Agilent公司推出的系统分析软件ADS（Advanced Design System）完成对电路的仿真。仿真结果表明该CMOS电荷泵具有相位噪声小,输出电流平滑,输出电压谐波分量低,开关延迟小等优良特性,在电荷泵输出电压范围为0.7～2.4V内,充放电电流匹配良好。     

电荷泵锁相环电路建模与仿真

电荷泵锁相环是一种能够跟踪输入信号相位变化的闭环自动跟踪系统,此类电路具有负反馈闭环特点,系统状态多,工作特性复杂,其设计与仿真分析一直是电子设备时钟系统的难点问题。针对上述问题,研究了电荷泵锁相环电路的设计步骤与仿真分析方法。首先,推导电荷泵锁相环各模块的数学模型;其次,建立了各模块电路仿真模型,仿真分析了环路稳定性以及各模块对环路整体性能的影响。研究结果为电荷泵锁相环电路的设计与仿真提供了理论依据,对实际电路设计具有一定参考价值。     

超高频RFID阅读器电荷泵锁相环设计

设计了一款应用于超高频RFID阅读器的整数型电荷泵锁相环。在SMIC工艺下进行设计,采用Cadence进行了后仿真和版图绘制。仿真得到系统中心频率为966 MHz,输出信号幅度为1.4 V,系统相位裕度为49.8°,建立时间为2μs,功耗为12 mW,芯片面积为880μm×750μm。     

应用于USB全速设备中的锁相环设计

针对USB全速设备中通常需要外接晶振来为芯片提供时钟这一问题,提出了一种适用于USB全速设备的低功耗锁相环的实现方法.根据USB全速设备中的数据传输速率,该锁相环设计在标准电荷泵锁相环的结构上增加了时钟信息提取单元和低功耗控制模块,采用了改进的鉴频鉴相器和和差分型压控振荡器实现,并在0.35μm标准工艺下完成了锁相环版图.实验结果验证了该锁相环电路性能,结果满足USB协议要求.     

一种新型的低电压高速CMOS锁相环电荷泵

采用0．18μm标准CMOS工艺，设计并流片验证了一种新型的低电压高速CMOS锁相环电荷泵。该电荷泵电路适合低电压工作，电源电压仅为1V。该电路的输出电压也达到了相对较宽的范围：100mV到900mV，同时又较好地抑制了输出电流的尖脉冲干扰。最后HSPICE模拟结果表明：在较高的工作频率（500MHz）下，电荷泵电路功耗也相对较低（60μW）。     

基于多源授时原理的高精度同步时钟研究

随着我国智能电网建设进程的不断推进,需要保证各种电力设备以及自动化系统都在同一基准时间下运行,因此保证授时系统的可靠、稳定、精确授时是当前的主要目标。针对当前所存在的问题,本文提出一种基于多源授时的高精度同步时钟授时方案,在正常状态下通过北斗时钟与GPS时钟提供授时信号,并针对两者的授时信号的可靠性进行主授时源的选择,通过卫星秒时钟同步晶振秒时钟,并通过数字锁相环模块进行信号误差处理,最终实现高精度同步时钟输出。     

无线传感器网络高精度硬件时钟同步方法

为实现无线传感器网络高精度的时间同步功能,提出一种基于Zigbee技术的硬件时钟同步方法。采用跨层思想提取接收信号强度指示值信号作为同步触发信号,设计复杂可编程逻辑器件的硬件电路时钟模块实现计时,并配合软件算法完成整个网络的时间同步,在保证低能耗和复杂度的基础上,提高时间同步精度。对同步精度进行理论研究和测试分析,结果表明,该方法可使系统节点间达到10μs级的时钟同步精度,满足多数无线传感器网络要求。     

占空比优化的1.25GHz CMOS锁相环

半速率高速串行接口同时使用时钟的正/负边沿作为发送数据的定时基准,数据码元的定时长度直接由时钟的占空比决定,因此锁相环的输出时钟的占空比显得尤为重要。本文基于0.13μmCMOS工艺设计实现了一款1.25GHz的高频锁相环。该锁相环基于环形振荡器结构,使用互补相位调节技术实现输出时钟的占空比平衡。流片测试结果表明,该锁相环能够稳定输出1.25GHz的高频时钟,实测输出时钟的占空比能够稳定在49.86%～52.89%的范围内,平均占空比为51.21%。     

全数字化PET系统时间信号基准模块设计

为了满足为全数字化PET（正电子发射断层扫描仪）系统中前端电子学模块提供时间信号基准的时钟信号的要求,采用FPGA和AD9516-4芯片设计了一种时间信号基准模块。针对时间信号基准的要求,提出了通过参考基准频率由锁相环产生高频信号,同时利用分频器实现了对高频时钟信号的分频,并用LVDS（低电压差分信号）模式对生成的多路时钟信号进行输出,从而获得了多路频率、相位、幅值均相同的同步时钟信号的方法。相比于其他方法实现的时钟分配模块,本方法具有高精确度,低功耗和高稳定性的特点。该模块已经在全数字化PET系统中使用,验证了该模块具有高精确度和高稳定性的特点。     

日历时钟自动校准及调整

日历时钟时常跑快跑慢的现象普遍存在,经过日积月累,就会产生较大的误差.为了解决这一问题,我们设计了能够自动校准和调整运行速度的日历时钟.通过接收中央人民广播电台播出的中心频率为106.1MHz的调频信号,并解调出原来的音频调制信号,利用两个锁相环路分别跟踪800HZ和1600HZ的报时音频信号.锁相环路的输出引起单片机外部中断,中断程序排除干扰后完成对日历时钟的自动校准:并根据运行误差,对日历时钟芯片X1205内的数字微调寄存器和模拟微调寄存器进行微调补偿,实现其运行速度的自动调整.     

应用于无源RFID标签的BICMOS温度传感器

基于IBM 0.18μm SiGe BICMOS工艺,采用温度脉冲转换方式设计了一种应用于无源RFID标签的温度传感器。与绝对温度呈正比(PTAT)的电流源和电流饥饿环型振荡器产生频率与温度呈正相关的振荡信号,作为计数器的时钟信号;用数字模块对接收的帧头代码进行处理得到一个宽度为200μs的脉冲信号,作为计数器的使能信号;利用时域数字量化方式就可以得到不同温度下的数字信号。温度传感器总面积为0.03 mm2,温度在-100~120℃范围内变化时,振荡器输出频率范围由800 kHz~1.8 MHz。在1.8 V电源电压下,温度传感器平均输出电流约为13μA,芯片测试结果的有效分辨率可以达到0.864 LSB/℃。     

一种超低相位噪声频率合成源方案设计

频率合成源是射频发生和频谱分析中最重要的组成之一,评价合成源性能指标的是输出信号的相位噪声、杂散、频率分辨率和频率切换时间.本文通过分析传统锁相环原理,提出一种通用的超低相位噪声合成源设计方案（带宽100MHz以内）.在锁相环基础上,通过引入直接数字合成（Direct digital synthesizer,DDS）混频鉴相技术,使得到的射频信号理论值达到0.1mHz的频率分辨率,同时将带内相位噪声指标优化17dB以上.新方案同时兼顾了杂散和频率切换时间指标,保障合成源的输出信号稳定可靠,使其在自动测试领域拥有广阔的应用前景.     

高精度磁场式时栅传感器激励信号对测量误差的影响分析及系统设计

为提高磁场式时栅传感器测量精度,本文从理论上推导分析了时栅传感器激励信号源幅值和相位不一致产生的谐波成分对时栅传感器测量精度的影响,提出了一种基于DDS原理并采用完整闭环调节的高性能时栅激励信号源设计方案。以FPGA为微处理器,通过编程分频系统时钟,设置频率、相位控制字对DDS输出的信号频率、相位进行调节,使用增益控制器配合相位累加器实现相位到幅值精确转换。搭建了信号调理电路和信号反馈电路,通过实时对比反馈控制,解决了系统电路阻抗不匹配及干扰导致的激励信号相位不正交性和幅值不一致性的问题。实验结果表明：本文所设计的激励信号源输出信号幅值相对误差只有0.4%,正交性相对误差只有0.05%,并且采用该激励信号源,磁场式时栅传感器测角原始误差从±103.4"降低到了±20.3",有效抑制由于激励信号源幅值不一致和相位不正交带来的谐波误差。经修正后对极内角位移测量误差只有±1.3",整周角位移测量精度达到±2",满足高精度位移测量要求。     

54Mb/s NRZ时钟数据恢复电路的设计与实现

提出一种采用双环路的时钟数据恢复电路,电路采用改进型Hogge鉴相器;鉴相环电荷泵充放电电流为13.06μA,改善了输出时钟的抖动影响;压控振荡器采用四级环型振荡结构,由伪差分结构延迟单元组成,降低了系统电路设计难度,减小了VCO的增益。通过Cadence软件的Spectre工具仿真,能够顺利地从54Mb/s的非归零码数据中提取出54MHz的同步时钟,时钟占空比为50%,满足设计要求。     

Wide range-low jitter PLL design for serializer

The paper presents the wide range phase-locked loop design for serializer. Serializer converts the 16 bit parallel data into serial, thus 16 times fast clock is required to synchronize the parallel data and serial data. PLL generates 16× serial clock from the parallel clock by frequency multiplication. PLL is simulated with 0.18 µm CMOS process. Major challenge of PLL design is to achieve large dynamic range. The PLL design for large dynamic range suffers from a high jitter at lower frequency and linearity issues. Advance CSVCO has been simulated with source degeneration technique and achieve wide linear range from 14 MHz to 1.05 GHz with 99.2 % linearity. The PVT Corners simulation shows 16 MHz to 1.04 GHz output range. Average power dissipation of the proposed PLL design is 2.7 mW. Worst case Peak to peak period jitter is 13.4 ps and rms jitter is 2.6 ps for 800 MHz output frequency.

     

低功耗宽调谐范围锁相环设计

针对传统锁相环输出频率范围有限、功耗大的缺陷,通过对压控振荡器震荡机理进行理论分析,设计了一款用于时钟发生器的低功耗、宽调谐范围、低相位噪声锁相环。该锁相环采用了新型可编程、低调谐增益、低功耗的环形振荡器,达到了宽频率输出范围、低相位噪声、低功耗的目的,采用SMIC公司0.18um混合信号工艺,用Cadenced的Hspice仿真工具进行仿真,在1.8V电源电压供电情况下获得了50MHz~1.7GHz的频率锁定范围和1.8mW~2.3mW的较低功耗。单边带相位噪声在10KHz频偏处为-104dBc/Hz.。