q×2m的高速FFT处理器设计

对非2次幂长度的海量数据FFT处理器设计,采用补零技术会造成巨大硬件资源的浪费,且影响算法性能.提出了一种适合于硬件实现,可处理数据长度为q×2m的FFT算法(q为非2质数)以及基于此算法的FFT处理器设计方法.提出的操作数地址映射方法充分利用了算法的同址特性,使得在最少的存储空间需求下,达到最大的数据并行性;设计的混合运算单元有效地统一了混合基和q点DFT运算,减少了运算部件的资源占用率,使得多个运算单元的并行成为可能.仿真结果表明,计算16位20480点DFT运算需要7181个时钟周期,系统频率达到了105 MHz.不仅有效地扩展了FFT处理器的数据处理范围,同时满足SAR等实时系统对处理速度的要求.     

数据全并行FFT处理器的设计

讨论了基4和混和基算法的FFT处理器设计问题，提出的操作数地址映射方法充分利用了FFT算法本身的同址性质，能同时提供蝶形运算所需的4个操作数，具有最大的数据并行性，按照旋转因子存放规则，蝶形运算所需的3个旋转因子地址相同，且寻址方式简单，运算部件采用3个乘法的复数运算算法，有效减少了运算部件的大小，它既可以作基4蝶形运算，也可以同时进行2个基2蝶形运算．采用Altera公司的EP200K400E，工作频率达到89MHz，1024点16位复数FFT需要14．1μs，4096点需要67μs。     

q×2m的高速FFT处理器设计

对非2次幂长度的海量数据FFT处理器设计,采用补零技术会造成巨大硬件资源的浪费,且影响算法性能．提出了一种适合于硬件实现,可处理数据长度为q×2“的FFT算法（q为非2质数）以及基于此算法的FFT处理器设计方法．提出的操作数地址映射方法充分利用了算法的同址特性,使得在最少的存储空间需求下,达到最大的数据并行性;设计的混合运算单元有效地统一了混合基和q点DFT运算,减少了运算部件的资源占用率,使得多个运算单元的并行成为可能．仿真结果表明,计算16位20480点DFT运算需要7181个时钟周期,系统频率达到了105MHz．不仅有效地扩展了FFT处理器的数据处理范围,同时满足SAR等实时系统对处理速度的要求．     

一种高速并行FFT处理器的VLSI结构设计

在OFDM系统的实现中,高速FFT处理器是关键。在分析了基4按时域抽取快速傅立叶变换(FFT)算法特点的基础上,研究了一种高性能FFT处理器的硬件结构。此结构能同时从四个并行存储器中读取蝶形运算所需的4个操作数,极大地提高了处理速度。此结构控制单元简单,便于模块化设计。经硬件验证,达到设计要求。在系统时钟为100MHz时,1024点18位复数FFT的计算时间为13滋s。     

基于FPGA的新型浮点FFT处理器设计

针对现有FFT算法结构复杂、难以并行扩展的问题,提出了一种改进的FFT算法,在此基础上设计了一种基于浮点运算的FFT处理器,并进行了仿真验证。结果表明,新算法大大简化了系统结构,减少了系统的硬件开销,非常容易并行实现,且显著提高了运算效率,完成一次N点的FFT运算只需要N/2个时钟,完全满足实时信号处理的要求。     

一种高性能1024点fft算法的电路设计

本文针对高速大规模FFT处理器的需求提出了一种基-4按时间抽取的双通道FFT算法的硬件结构,采用4块小容量双端口SRAM代替一块大容量SRAM的设计思路以及多级流水结构.此结构能同时从四个存储器中并行存取堞形运算的4个操作数和4个中间结果,极大的提高了处理速度.用CORDIC算法代替传统的乘法器,节省了大量的存放旋转因子的ROM表格和乘法器等硬件资源从而节省了电路面积,并设置了通道关断技术,进一步节省了功耗.经硬件验证,在系统时钟为100MHz时,1024点20位复数FFT计算时间平均为10us左右.     

高性能并行FFT处理器的设计与实现

提出一种高性能并行快速傅里叶变换(FFT)处理器的设计方案,采用4个蝶形单元进行并行处理,利用改进的无冲突操作数地址映射方式,保证每个周期同时读取和写入16个数据。给出该处理器的FPGA实现,性能评测结果表明,与其他FFT处理器相比,该并行FFT处理器的性能较优,能满足实际应用需求。     

一种高速定点FFT处理器的设计与实现

提出了一种高速定点FFT处理器的设计方法,此方法在CORDIC算法的基础上,通过优化操作数地址映射方法和旋转因子生成方法,每周期完成一个基4蝶形运算,具有最大的并行性。同时按照本文提出的因子生成方法,每个周期可生成3个旋转因子,且硬件实现简单,无须额外的ROM资源。整个系统采用Xilinx公司的XCV2P30仿真,系统频率达到了130MHz,对于1k点16位的复数FFT需要9．8μs,16k点需要221μs,优于目前绝大多数已有的FFT处理器。     

IBM 370系列165型机的先行控制

引言自从第三代计算机在速度上获得进展以来,逻辑电路的速度提高了一个数量级,高速并行运算部件可在80毫微秒内完成一个操作。借助高速缓冲器,主存储器(简称为主存)可在80毫微秒内提供操作数或指令。然而在运算部件获得每一条指令和操作数之前,仍然必须等待若干个周期,为了改善这种状况,发展了先行控制,它可以实行以下功能: ·预先连续地取指令; ·对取出的每一条指令进行处理; ·形成预先处理指令中的操作数地址和取出操作数;     

基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N（N=2M,M=2,3,4…）点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。     

TMS320C54X系列DSP上FFT运算的实现

在电子设备中数字信号处理技术越来越多地得到应用,而FFT运算是数字信号处理技术的基石,FFT运算主要由DSP来完成,DSP的FFT运算程序的编写是一项重要工作,但FFT算法程序的编写调试费时费力.TI公司提供了以TMS320C54x系列芯片为基础的DSPLIB库函数,包含FFT运算,使在TMS320C54x系列芯片上进行FFT运算变得容易,本文就DSPLIB函数库进行介绍并就使用方法进行详细说明.     

基于FPGA的高速并行FFT算法研究

本文结合二维FFT和基4的无冲突的地址映射方法,实现了高速并行FFT算法研究,仿真实验结果表明,系统可以有效地降低大点数FFT对数据读写的速度要求,同时提高了运算效率,具有广泛的应用价值。     

SIMD-BF模型上的并行FWHT算法研究

蝶形网络是并行计算中的一种重要的网络拓扑结构.并行计算模型是并行算法设计和分析的基础.文章以并行FFT算法的基本思想为基础,根据快速Walsh-Hadamard变换的两种蝶式计算流图,提出SIMD-BF模型上的两种并行FWHT算法.算法分析的结果表明:离散Walsh-Hadamard变换算法的复杂度为O(n2);快速W...     

一种在多核嵌入式平台上实现FFT的快速并行算法

快速傅利叶变换（fast Fourier transform,FFT）算法是对实时数字信号进行快速分析处理的一个基本方法。针对多核嵌入式实时环境下并行FFT算法进行了研究,以有效提高实时信号处理的速度。提出了一种新的静态多项式FFT算法,充分利用静态多项式奇偶项的不同特点直接代入数据计算,免去了层层迭代的计算过程,减少了运算过程中的通信提高并行性能。对该算法思想本文在理论进行了严密论证,通过嵌入式实时平台上运行测试和仿真实验,证实了在数据分段较短的约束条件下,该多项式静态算法较经典的FFT并行算法在时间复杂度上有一定优势。本文结论:多项式静态FFT算法能够有效提高并行FFT运行速度。     

快速傅里叶变换的高效算法及其实现

本文利用欧拉公式及DFT的时移特性,将复指数W~k化为纯数(纯实数或纯虚数),使复数FFT蝶式运算的实乘法从四次减为二次,W~k的生成次数减少一半,同时由于采用递推算法生成W~k,节省了运算时间。利用数字序列可奇偶分解及DFT的对称性质,把纯数对称序列FFT蝶式运算的实乘法减为一次,并通过只存贮正频率分量来节省存贮空间。提高了变换速度和空间利用率。算法已分别在APPLEII及ZD-065机上实现。     

高性能FFT设计与实现

快速傅里叶变换（FFT）在数字信号处理领域得到广泛应用，采用ASIC实现FFT变换可以实现系统高性能、低功耗、小型化。提出了FFT处理器芯片电路设计与实现方法。该芯片采用基4算法、流水线结构及16路并行运算等方法提高了处理速度，在系统时钟为80MHz的情况下，完成4096点复数FFT运算只需25μs。     

TMS320C54X系列DSP上FFT运算的实现

在电子设备中数字信号处理技术越来越多地得到应用,而FFT运算是数字信号处理技术的基石,FFT运算主要由DSP来完成,DSP的FFT运算程序的编写是一项重要工作,但FFT算法程序的编写调试费时费力。TI公司提供了以TMS320C54x系列芯片为基础的DSPLIB库函数,包含FFT运算,使在TMS320C54x系列芯片上进行FFT运算变得容易,本文就DSPLIB函数库进行介绍并就使用方法进行详细说明。     

基于FPGA硬件实现的谐波检测方法

针对现有系统对谐波检测实时性差和精度低的问题,介绍一种基于傅立叶变换和FPGA硬件实现的谐波检测方法.分析了谐波检测中影响测量精度的关键因素,采用数字锁相环来同步被测信号,以减小由非同步采样所产生的误差.基-4FFT 处理器的硬件设计采用全并行的乘法运算单元结构和并行的存储分配方法,最大限度地提高谐波检测的速度.数字锁相环和基-4 FFT 算法用VHDL语言设计实现,并用MAX plus Ⅱ软件进行仿真,仿真结果表明,所设计的数字锁相环可以很好地跟踪被测信号,在180ms时,误差仅为0.01Hz,很好地消除了非同步采样所引起的测量误差;采用所设计的基-4FFT运算器对给定的谐波数据进行运算,得到的谐波幅值和相位误差小于0.05%,运算时间仅为8μs.     

一种基于Rough Set的海量数据分割算法

处理海量数据一直是数据挖掘要解决的一个重要问题.目前已有许多并行或串行的算法来处理海量数据,然而这些算法通常都不能很好地解决速度和正确率之间的矛盾.分布式运算在处理数据上具有明显优势,因此本文考虑将一个原始的海量数据集分割成许多个独立的小数据集进行分布式处理.本文首先根据Rough Set的特点提出最佳分割的定义,然后提出一种海量数据分割算法来寻找最佳分割.通过实验测试证明结合本文提出的数据分割算法的分布式处理方案能够快速处理海量数据,而且与处理整个数据集的算法相比,正确性较高.     

基于MPSoC平台小波变换并行算法研究

快速小波变换是数字信号处理面临的一个重要问题,针对并行小波算法展开研究,缩减小波变换中卷积运算的规模,提高小波变换过程中的并行效能,以实现小波变换的快速并行计算。通过FFT矩阵代入计算,消去了并行计算过程中的同步通信,降低了乘法运算次数。对算法思想进行了理论分析,说明新算法在短小数据分段情况下能够减少50%~75%的乘法操作;通过搭建两种不同平台进行了对比测试,证明了算法的先进性与有效性。基于FFT矩阵的并行小波变换算法是一种稳定有效的经典小波并行算法。