基于FPGA的SM3算法优化设计与实现

介绍SM3密码杂凑算法的基本流程,基于现场可编程门阵列(FPGA)平台,设计SM3算法IP核的整体架构,对关键逻辑进行优化设计。选用Cyclone系列器件作为目标器件,与现有算法进行实现比较,结果表明SM3算法IP核耗费较少的逻辑单元和存储单元,具有最高的算法效率,可为密码片上系统产品的开发提供算法引擎支持。     

基于RISC-V的SM4算法扩展指令的设计与实现

为更好地在资源有限终端实现SM4密码算法,论文基于开源RISC-V指令集及VexRiscv处理器,设计实现SM4算法扩展指令集,包括两条SM4算法扩展指令分别对应SM4算法密钥扩展部分及密码算法部分,以低硬件资源开销换取基于软件实现SM4密码算法时更高的吞吐量.论文设计实现的SM4密码算法扩展指令,通过使用Xilinx...     

基于蓝牙单芯片的复杂密码算法实现机制

在深入分析蓝牙芯片内部结构的基础上,结合蓝牙芯片工作特点,设计了基于数字信号处理器(DSP)协处理器密码算法指令并行结构模型和算法工作的过程。该模型综合考虑算法存储空间和时间开销两方面的性能,将计算量大、复杂度高的密码算法利用DSP实现。实验结果表明,该方法可以减小密码算法对蓝牙传输性能的影响,解决了蓝牙单芯片实现复杂算法的问题。     

uBlock算法的低代价门限实现侧信道防护方法

在传统的基于黑盒模型的密码分析中,攻击者仅可以利用密码算法的输入输出信息进行攻击,现有密码算法在黑盒模型下的安全性已经得到较为充分的论证.但是在灰盒模型下,攻击者的能力得到提高,其不仅可以获取密码算法的输入输出信息,还可以获得密码算法实际执行过程中泄露的功耗、电磁、光等物理信息,这些物理信息和密码算法的中间状态具有相关性,敌手可以利用这种相关性进行秘密信息的恢复,这种攻击被称为侧信道攻击.侧信道攻击自提出以来,由于其相对低的实现代价以及较高的攻击效率对于密码算法的实现安全性造成了严重的威胁.u Block算法是2019年全国密码算法设计竞赛分组密码一等奖获奖算法,同样受到了侧信道攻击的威胁.目前针对u Block算法的研究较少,在硬件实现方面主要考虑低延迟高吞吐量的实现,缺乏针对资源受限情况下的低代价优化实现,不利于侧信道防护方案的构造.目前公开的文献中指出其S盒适用于基于门限实现的侧信道防护方案构造,存在3-share的无需新随机数的门限防护方案,但是没有给出具体的实现方案.针对这样的现状,本文首先基于流水线和串行化的思想设计并实现了一种适用于u Block算法的低代价硬件实现方案;...     

基于VelociTI体系结构的DSP指令分配的实现

在设计基于VelociTI体系结构的数字信号处理器过程中,为了高速实现并行指令的分配,提出了一种基于该体系结构的指令分配方法:排序法。该方法结合决策树原理实现取指包指令并行性测试,并将处理器的功能单元按照一个规定的顺序排列,使每一个功能单元与执行包的某一个字段对应,将执行包中的指令根据译码的结果和功能单元的顺序进行重新排序,从而完成指令到功能单元的分配。仿真结果证明该方法是十分有效的。     

一种针对RSA抗侧信道攻击的改进窗口算法

现有的改进RAS公钥密码算法在抵抗侧信道攻击时,运算速度较慢且防御效率较低.为解决该问题,提出一种针对RSA抗侧信道攻击的改进窗口算法.采用密钥段迭代处理方法,在预计算时只产生奇次幂的余数表,并给出该算法的蒙哥马利实现形式.分析结果表明,该算法在保证抗侧信道攻击的同时,执行效率有较大提高.     

基于RISC-V的SM2点乘运算协处理器设计

针对SM2国密算法在有限域上大数运算结构复杂、运算开销大的问题，通过研究SM2国密算法在二元扩域下的椭圆曲线点乘运算及其相关基础运算，设计了一种基于RISC-V指令集的椭圆曲线点乘运算加速协处理器。协处理器采用三级流水线结构，提高了计算效率。处理器内部集成9条自定义指令，可协助支持RISC-V的主处理器快速完成SM2国密算法。Vivado仿真结果表明，本设计各流水级功能正常，将协处理器烧录至Xilinx XC7A100T FPGA上，在200 MHz频率下运行结果正确，达到预期目标。     

RISC结构微处理器专用存储单元的研究与实现

分析了RISC微处理器结构的特点。针对分组密码的操作特征在RISC结构密码专用微处理器中增加专用存储单元,用来专门存储密码运算的相关数据,同时扩展了指令集,极大地减少了执行密码算法时的指令条数,提高了密码运算效率,增强了其处理性能。     

SM2算法软件实现的安全性分析与防护

国家商用密码标准SM2是以椭圆曲线密码学为基础的公钥密码体制,在软件实现的过程中可能面临敏感数据侧信道泄露的风险.为了提高SM2算法在实际应用中的安全性,针对基于多精度整数和有理算术C语言库(MIRACL)的SM2软件实现,利用缓存计时攻击方法进行了分析.提出监测地址的选取策略,尽可能避免因缓存块大小、时间精度以及数据预取技术带来的误差,并根据泄露点提出改进的固定时长防护方案.实验表明,在以同样方式实施的缓存计时攻击条件下,固定时长的标量乘函数比MIRACL库提供的标量乘函数能够更好地保护SM2中的敏感数据.说明基于MIRACL函数库实现的SM2算法需要采取必要的防护手段,才能具备抵御缓存计时攻击的安全性.     

抗侧信道攻击的SM4多路径乘法掩码方法

SM4是国内于2006年公布的第1个商用的分组密码算法。为提高SM4算法安全性,抵御功耗分析、电磁辐射等侧信道攻击,提出一种抗侧信道攻击的SM4多路径乘法掩码方法。该方法在轮函数中采用多条数据路径,并对引进随机数后的S盒用有限域乘法求逆变换加以改进,使中间结果与标准SM4算法的中间结果完全不同,从而掩盖SM4加密过程中的所有关键信息,增加侧信道分析的难度。实验结果表明,与标准SM4算法和普通的SM4乘法掩码算法相比,该方法在芯片的功耗和硬件资源增加不大的情况下,能有效消除中间数据所产生的能量消耗,增强算法安全性,可成功抵御各种侧信道攻击。     

一种通用安全协处理器

基于加解密算法中访存频繁、循环执行与其边界和数据运算长度存在一一对应关系的特性,提出一个快速实现多种算法的指令集,其中包括基于该指令集五级流水硬件的实现。从软件和硬件层面上设计并实现一个完整的通用安全协处理器原型系统。实验表明该协处理器具有良好的结构和功能。     

并行CISC指令译码器的设计与实现*

针对x86系列兼容微处理器串行译码速度慢、效率低的缺点,提出了一种并行译码器设计方案.该方案将整个译码过程分为长度译码和地址译码两个阶段进行流水译码,在指令不带前缀的情况下单拍完成长度译码,支持任意两条指令并行译码,提高了译码效率.其使用Verilog-HDL进行描述,SYNOPSYS-DV在SMIC CMOS 0.18工艺库下进行综合.结果表明完全达到了设计要求.     

Using conditional execution to exploit instruction level concurrency

Multiple-instruction-issue processors seek to improve performance over scalar RISC processors by providing multiple pipelined functional units in order to fetch, decode and execute several instructions per cycle. The process of identifying instructions which can be executed in parallel and distributing them between the available functional units is referred to as instruction scheduling. This paper describes a simple compile-time scheduling technique, called conditional compaction, which uses the concept of conditional execution to move instructions across basic block boundaries. It then presents the results of an investigation into the performance of the scheduling technique using C benchmark programs scheduled for machines with different functional unit configurations. This paper represents the culmination of our investigation into how much performance improvement can be obtained using conditional execution as the sole scheduling technique.     

一种提高同时多线程VLIW处理器中取指单元吞吐率的方法

在同时多线程处理器中,提高取指单元的吞吐率意味着各线程之间的Cache竞争更加激烈,而这种竞争又制约着取指单元吞吐率的提高。本文针对当前超长指令字体系结构的新特点,提出了一种同时提高取指单元和处理器吞吐率的方法。该方法通过尽可能早地作废取指流水线中的无效地址,减少了由无效取指导致的程序Cache冲突,也提高了整个处理器的性能。实验结果表明,该方法使处理器和取指单元的吞吐率均相对提高了12%～23%,而一级程序Cache的失效率则略微增加甚至降低。另外,它还能够减少10%～25%的一级程
程序Cache读访问,从而降低了处理器的功耗。     

VLIW处理器循环指令缓冲器设计与实现

数字信号处理软件中循环程序在执行时间上占有很大比例,用指令缓冲器暂存循环代码可以减少程序存储器的访问次数,提高处理器性能。在VLIW处理器指令流水线中增加一个支持循环指令的缓冲器,该缓冲器能够缓存循环程序指令,并以软件流水的形式向功能部件派发循环程序指令。这样循环程序代码只需访存一次而执行多次,大大减少了访存次数。在循环指令运行期间,缓冲器发出信号使程序存储器进入睡眠状态可以降低处理器功耗。典型的应用程序测试表明,使用了循环缓冲后,取指流水线空闲率可达90%以上,处理器整体性能提高10%左右,而循环缓冲的硬件面积开销大约占取指流水线的9%。     

Variable Length Instruction Compression on Transport Triggered Architectures

The memories used for embedded microprocessor devices consume a large portion of the system’s power. The power dissipation of the instruction memory can be reduced by using code compression methods, which may require the use of variable length instruction formats in the processor. The power-efficient design of variable length instruction fetch and decode is challenging for static multiple-issue processors, which aim for low power consumption on embedded platforms. The memory-side power savings using compression are easily lost on inefficient fetch unit design. We propose an implementation for instruction template-based compression and two instruction fetch alternatives for variable length instruction encoding on transport triggered architecture, a static multiple-issue exposed data path architecture. With applications from the CHStone benchmark suite, the compression approach reaches an average compression ratio of 44% at best. We show that the variable length fetch designs reduce the number of memory accesses and often allow the use of a smaller memory component. The proposed compression scheme reduced the energy consumption of synthesized benchmark processors by 15% and area by 33% on average.     

一种微控制器中零开销循环的实现方法

为扩展芯片的应用领域,增强芯片DSP的能力,提出一种用于MCU处理器支持零开销循环的设计方法。该方法依据在DSP程序中经常出现循环的特点,设计专门的硬件处理循环,用以消除循环转移造成的流水线等待,在分析MCU原有结构特别是指令单元的基础上,对循环指令采取与其他分支指令不同的处理方法。在尽量少改动原有MCU结构的前提下,支持零开销的循环。性能分析结果表明,改进后的MCU能有效减少循环执行周期。     

银河TS-1微处理器的流水线

银河TS－1微处理器是国防科技大学计算机学院自行设计的具有自主版权的32位嵌入式微处理器，参考标准DLX5级流水线设计了银河TS－1流水线核基本的指令处理通路和数据通路，并以此为基础提出了一种更为高效的6级流水线：取指，译码，操作数准备，ALU执行，数据获取，写回。此6级流水线与5级流水线相比，硬件开销增加很少，但加速比小于1．54。     

A section cache system designed for VLIW architectures

The static specification of operations executed in parallel using No Operations (NOPs) is another culprit to make code size to be increased in VLIW architecture. Some alternatives in the instruction encoding and memory subsystem are proposed to minimize the impact of NOP on the code size. One is the compressed cache using the packed encoding scheme and the other is the decompressed cache using the unpacked encoding scheme. The compressed cache shows high memory utilization but increases the pipeline branch penalty because it requires very complex fetch hardware. On the contrary, the fetch overhead can be decreased in the decompressed cache because the unpacked encoding scheme allows an instruction to be issued to the pipeline without any recovery process. However, it has a shortcoming that the memory utilization is deteriorated due to the memory allocation irrespective of the number of useful operations. In this research, a new instruction encoding scheme called a semi-packed encoding scheme and the section cache, which enables effective store and retrieval of semi-packed instructions, are proposed. This can decrease the hardware complexity to fetch an instruction and the wasted memory space due to NOPs via the partially fixed length of an instruction. The experimental results reveal that the memory utilization in the section cache is 3.4 times higher than in the decompressed cache. The memory subsystem using the section cache can provide about 15% performance improvement with the moderate size of chip area.