一种基于选择触发的低功耗扫描链结构

利用一个和扫描链等长的扫描移位寄存器,对传统扫描链进行改造,提出了一种新型的选择触发的扫描链结构。它有效地降低了传统扫描链扫描移位过程中的动态功耗,并提高了扫描时钟频率,同时它所需要的测试数据为原始测试向量集的差分向量序列集合,编码压缩差分序列中连续“0”的测试数据后,在解压测试时不需要分离的CSR（Cyclical Scan Register,循环扫描移位寄存器）。在ISCAS’89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,能有效地降低扫描移位过程中的平均功耗。     

一种有效的低功耗扫描测试结构——PowerCut

扫描测试是超大规模集成电路测试中最常用的一种技术.但在扫描测试过程中,扫描单元的频繁翻转会引起电路中过大的测试功耗,这对电路测试提出了新的挑战.提出了一种新颖的低功耗全扫描结构--PowerCut,通过对扫描链的修改,加入阻隔逻辑,有效降低扫描移位过程中的动态功耗,同时加入控制单元,使电路在扫描移位过程时进入低漏电流状态,降低了电路的静态功耗.实验表明该结构在较小的硬件开销范围内有效地减小了扫描测试功耗.     

用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗

为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法--Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量.从而大人提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.     

基于数据相容压缩的RAS测试方法

提出一种随机存取扫描测试方法,对扫描单元进行相容处理,以形成新的测试集合。结合Random Access Scan结构特性,对该测试集合进行优化,同时解决在测试工作中面临的测试数据量、测试功耗、测试时间等3方面问题。在ISCAS’89基准电路上对该方法进行验证,实验结果表明,该方法是有效可行的。     

基于测试向量压缩的多核并行测试

首先整合多个被测芯核的测试集,合并重叠的测试向量以减少测试向量个数,从而缩短了测试应用时间,测试应用时采用总线广播的形式实现并行测试;然后应用多扫描链相容压缩和距离标记方法压缩测试数据,多扫描链相容压缩后,测试向量宽度规则减小,且距离标记法可进一步有效地压缩测试数据量.该方法数据压缩效率高,测试应用时间短,与其他并行测试方法相比具有测试控制过程简单和硬件开销小的突出优点.     

基于扫描链阻塞技术的时延测试方法

针对时延测试功耗和测试费用较高的问题,提出一种低费用的轮流捕获时延测试方法。采用扫描阻塞技术,将被测电路中的所有扫描单元分成多条子扫描链,使电路中每时刻只有一条子扫描链活跃。在进行故障测试时,通过阻塞一部分子扫描链,使扫描单元得到充分利用。实验结果表明,该方法能降低测试应用时间和测试数据量,且硬件开销较少。     

一种基于轮流扫描捕获的低功耗低费用BIST方法

过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获,有效地降低了扫描移位和响应捕获期间扫描单元的翻转频率.同时,为检测抗随机故障提出了一种适用于所提出测试方法的线性反馈移位寄存器(LFSR)种子产生算法.在ISCAS89基准电路上进行的实验表明,提出的方案不但降低约(N-1)?N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量.     

SCANGIN:一种降低扫描测试中动态功耗的方法

通过调整扫描链上扫描单元顺序与逻辑门插入相结合，以减少扫描移入阶段扫描链上不必要的状态跳变，从而达到降低测试中电路动态功耗的目的．在ISCAS’89基准电路上进行的实验表明，该方法最多能将扫描移入阶段峰值功耗降低94．5％，平均功耗降低93．8％，而面积开销可以忽略不计．     

一种基于串行移位的测试数据生成方法

针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出了一种延长扫描链的串行移位测 试数据生成方法。以确定性测试生成算法为基础,充分利用测试集中的无关位X,让扫描链自行移位产生测试向量完 成电路的测试。对整体串行移位和分段移位两种情况进行了实验,结果表明,经此方法生成而最终需施加至待测电路 的测试数据量小于其他一些经典的测试方法的;而整体移位和分段移位分别在数据压缩效果和测试时间方面各具优势。     

多扫描链测试集的分组标准向量压缩法

针对相容压缩方法对确定位分布不平衡的测试数据集的压缩效果不佳的问题,将测试集按多扫描链结构排列后,根据向量之间相同相容关系的数目将测试集划分为若干组,分别对各组实行相容压缩;再次排列后,用标准向量差分法进行差分,并运用距离标记法对差分向量作第二次压缩.该方法对确定位分布不平衡的测试集有较高的压缩率,且向量差分时所需的循环移位寄存器数目少.     

低成本的两级扫描测试结构

提出了一种两级扫描测试结构：根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结构,消除了故障屏蔽效应.实验结果表明,该两级测试结构与以往的方法相比,在保证故障覆盖率的同时,大大降低了测试时间、测试功耗和测试数据量.     

一种多扫描链混合测试数据压缩方法

针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出一种多扫描链的混合测试数据压缩方法。对于含无关位较多的测试向量,使用伪随机向量产生器生成。对于含无关位较少的向量,则直接使用自动测试设备存储。将该方法与另一种基于扫描阻塞的测试方法进行比较,理论分析和实验结果表明,该方法对数据的压缩效果优于单纯用伪随机方式的扫描阻塞测试方法。     

基于扫描森林结构的种子编码方案

扫描森林是一种有效的扫描结构，它能够大幅度地降低测试应用开销、测试功耗以及测试数据容量。该文针对采用扫描森林结构的待测电路提出了一种新的种子编码方案。在该方案中，伪随机测试向量覆盖电路中的易测故障，使用ATPG对剩余故障生成确定性测试向量，将其中某一测试向量对应的种子编码为LFSR扩展成该向量需要运行的时钟周期数。实验结果表明，提出的方案能大幅度地降低种子存储数据量，最大降幅达到了83.3％。     

Scan BIST with biased scan test signals

The conventional test-per-scan built-in self-test （BIST） scheme needs a number of shift cycles followed by one capture cycle. Fault effects received by the scan flipflops are shifted out while shifting in the next test vector like scan testing. Unlike deterministic testing, it is unnecessary to apply a complete test vector to the scan chains. A new scan-based BIST scheme is proposed by properly controlling the test signals of the scan chains. Different biased random values are assigned to the test signals of scan flip-flops in separate scan chains. Capture cycles can be inserted at any clock cycle if necessary. A new testability estimation procedure according to the proposed testing scheme is presented. A greedy procedure is proposed to select a weight for each scan chain. Experimental results show that the proposed method can improve test effectiveness of scan-based BIST greatly, and most circuits can obtain complete fault coverage or very close to complete fault coverage.     

扩展相容性扫描树中的测试响应压缩器设计

在扫描树测试技术中,对相容单元扫描移入相同的测试向量值可以显著地减少测试应用时间,但会使测试需要的引脚数和测试响应数据量增大.为了减少扫描树测试结构需要的引脚数以及测试响应数据量,同时克服错误位扩散带来的困难,在异或网络的基础上,提出一种适用于扫描树结构的测试响应压缩器.该压缩器由扩散抑制电路和异或网络构成,通过抑制电路消除错误位扩散给测试响应压缩带来的困难.最后,用实验数据从性能上分析了该测试响应压缩器的适用性,对于ISCAS89标准电路,最高将输出压缩74倍,且没有混叠产生.     

Low Cost Scan Test by Test Correlation Utilization

Scan-based testing methodologies remedy the testability problem of sequential circuits; yet they suffer from prolonged test time and excessive test power due to numerous shift operations. The correlation among test data along with the high density of the unspecified bits in test data enables the utilization of the existing test data in the scan chain for the generation of the subsequent test stimulus, thus reducing both test time and test data volume. We propose a pair of scan approaches in this paper; in the first approach, a test stimulus partially consists of the preceding stimulus, while in the second approach, a test stimulus partially consists of the preceding test response bits. Both proposed scan-based test schemes access only a subset of scan cells for loading the subsequent test stimulus while freezing the remaining scan cells with the preceding test data, thus decreasing scan chain transitions during shift operations. The proposed scan architecture is coupled with test data manipulation techniques which include test stimuli ordering and partitioning algorithms, boosting test time reductions. The experimental results confirm that test time reductions exceeding 97%, and test power reductions exceeding 99% can be achieved by the proposed scan-based testing methodologies on larger ISCAS89 benchmark circuits.     

基于组合解压缩电路的多扫描链测试方法

提出一种采用组合电路实现解压缩电路的压缩方法,只需少量的输入管脚,可以驱动大量的内部扫描链·该方法利用确定性测试向量中存在的大量的不确定位(X位),采用对测试向量进行切片划分和兼容赋值的思想,通过分析扫描切片之间的兼容关系来寻找所需的外部扫描输入管脚的最小个数·实验结果表明,它能有效地降低测试数据量·此外,通过应用所提出的解压缩电路,扫描链的条数不再受到自动测试仪的限制,因此能充分发挥多扫描链设计降低测试应用时间的优点·     

A CUDA-based parallel implementation of a test vectors encoding algorithm in compression-based scan designs

Compression-based scan designs, although widely adopted, are costly in power dissipation. Therefore, several techniques have been proposed to reduce power dissipation in compression-based reconfigurable scan architectures. Incorporating power reduction as an objective in selecting the configuration of reconfigurable scan architecture increases the computational runtime as all the encoding configurations must be evaluated rather than the first valid configuration. In this paper, we present a parallel implementation, using computed unified device architecture, to a test vectors encoding algorithm in compression-based scan designs. The proposed implementation exploits the independence of scan chains and test vectors to improve the performance. Experimental results indicate that the parallel algorithm can be seven times faster than the serial algorithm.     

基于VXI总线的多功能边界扫描控制器的研制

根据系统级边界扫描测试技术的需求，研制了基于VXI总线的多功能边界扫描测试控制器，具备三种操作模式：IEEE1149．1TAP模式、IEEE1149．5主控制器模式和从控制器模式；由上位机控制模件组态到期望的模式，模件上的TAP口控制器产生1149．1测试信号，提供给JTAG口用于通过TDO／TDI扫描链对被测目标板进行边界扫描测试；IEEE1149．5主控制器可完成和从控制器间的通讯以便对机箱或子系统级中可测试性模件进行边界扫描测试，兼容于BSDL和EDIF文件格式的自动测试向量生成软件可实现多种扫描测试功能。