一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案。它是在基于折叠计数器的基础上，采用LFSR编码折叠计数器种子，并通过选定的存储折叠距离来控制确定的测试模式生成，使得产生的测试模式集与原测试集相等．既解决了测试集的压缩，又克服了不同种子所生成的测试模式之间的重叠、冗余．实验结果证明，建议的方案不仅具有较高的测试数据压缩率，而且能够非常有效地减少测试应用时间，平均测试应用时间仅仅是类似方案的4％．     

一种基于折叠计数器重新播种的确定自测试方案

提出了一种基于扫描自测试的确定与混合模式新方案,这种方案依赖于一个新型的模式生成器,它主要配备一个可编程的约翰逊计数器,称之为折叠计数器。这种新技术首先使用一个小的线性反馈移位寄存器（LFSR）,生成伪随机测试模式测试容易测试的故障,并且获得一个硬故障测试立方集T;其次采用经典的输入精简技术,集合T的测试立方宽度可以被压缩;最终为了能够找出合理的小数目折叠计数器种子,来生成这个确定的测试立方集T,给出了其理论背景和实用算法。试验结果表明,这个所建议的方案与先前所公布的基于线性反馈移位寄存器和约翰逊计数器的重新播种方法相比,具有非常出色的结果。因此它提供了一种有效的、弹性的基于扫描的自测试解。     

一种BIST测试激励的聚类移位压缩方法

提出一种针对内建自测试的测试激励聚类移位压缩方法。对难测故障的测试向量进行聚类压缩,将测试向量划分为若干类,每类内的向量相互之间最多只有一比特相异,从每类中只选取一个种子向量存储到ROM中。为了进一步提高测试向量压缩率,对聚类后的种子向量再进行移位压缩。实验结果表明,聚类移位压缩具有较高的测试数据压缩率,能减少难测向量存储单元,且能以芯片频率进行测试。     

基于软件内建自测试模板内容的研究*

受到硬件测试中BIST(内建自测试)技术和可测试性设计的启发,在国家自然科学基金项目“软件内建自测试”中提出了软件内建自测试的思想。给出了模板的程序流程中有效语句的定义、流程的存储格式以及独立路径的计算,此外还对程序变量跟踪链表进行了研究。     

一种新型内建自测试重播种技术

测试数据压缩是SoC(System on a Chip)测试领域研究的一个热点问题.本文提出一种新型的内建自测试重播种技术,这项技术利用一个LFSR(Linear Feedback Shift Register)的种子对多个确定性测试向量进行编码压缩,能够显著提高测试数据的压缩率.在ISCAS89基准电路上进行的实验数据显示,这项技术可以减少约30%的LFSR种子数量,进而降低了测试成本.     

BIST测试激励的聚类压缩方法

测试激励压缩方案能减少内建自测试(BIST)电路的存储硬件开销,适合超大规模集成电路的测试.将聚类压缩与循环移位压缩和输入精简压缩巧妙结合,提出一种针对BIST的测试激励聚类压缩方法.首先将难测向量进行x方向输入精简;然后以贪心选择的方法进行y方向聚类压缩,即将测试向量集划分成几个子集,每个子集只存储一个种子向量;最后将聚类后的种子向量集进行z方向移位压缩,将最终的种子向量存储到BIST电路中.测试时,解压电路通过对种子向量进行解压得到全部的难测向量.理论分析和实验结果表明,通过增加相对很少的硬件开销构建聚类移位输入精简解压电路能够产生较高的测试数据压缩率,减少测试向量存储单元,且能以芯片频率进行测试,其中对电路s38584的压缩率高达99.87%.     

二维测试数据压缩的优化

为了减少内建自测试方案中的测试数据,基于输入精简技术(横向压缩)和TRC测试集嵌入技术(竖向压缩)的二维测试数据压缩的BIST方案.采用改进的输入精简算法和基于相容性判断的TRC种子选择算法,同时对横向和纵向压缩进行优化,包括在相同的相容百分数(PC)的条件下,确定位百分数(PSB)对竖向压缩的影响和在相同的PSB条件下竖向压缩算法中的PC对竖向压缩的影响两个方面.针对ISCAS89实验电路的实验结果表明,每一个PSB值都有一个最优的PC值范围[PClow_limit,PChigh_limit]使存储位数最小,并且与最优的 PClow_limit,和PChigh_limit之间满足近似的线性关系.相对现有的测试数据压缩方案,采用该优化的二维测试数据压缩方案实现的测试电路,不仅存储位数可减少20%～75%,而且可以达到ATPG工具所能达到的故障覆盖率.另外,测试控制逻辑电路简单,可重用性好.最后,由于在测试向量生成器和被测电路之间没有引入逻辑门,因此,不会对电路的性能产生影响.     

基于确定性测试图形的BIST构建方法

为降低内建自测试(Build-in Self Test,BIST)的测试功耗,提出了一种基于确定性测试图形的内建自测试构建方法:首先采用D算法生成测试所需的测试图形,然后使用粒子群算法对其进行优化,使内建自测试的功耗大幅度降低;文中最后以ISCAS'85Benchmark中的部分电路作为实验对象,并给出了测试图形优化前后的功耗数;实验结果证明该方法能够有效降低内建自测试的测试功耗,并且具有方法简单、无需额外硬件开销的特点.     

C++类测试描述语言的设计和实现

根据一种软件可测性设计技术——软件内建自测试的实施方案，该文提出了一种针对C 类测试的测试描述语言TDL，以提高C 类测试数据的存储结构化，方便其共享和复用。重点讨论了TDL语言的核心对象和结构，并给出了一个TDL程序的实例。     

8位RISC_CPU可测性设计

本文介绍了一款RISC_CPU的可测性设计,为了提高芯片的可测性,采用了扫描设计和存储器内建自测试,这些技术的使用为该芯片提供了方便可靠的测试方案.     

应用向量划分的低功耗确定性BIST方法

提出一种能够与LFSR重播种技术结合的确定性向量生成方法,该方法利用扫描向量中的切片重叠来同时减少确定位数目和跳变数目,可大大降低测试功耗和测试存储.在硬件结构中,用一个译码器来生成控制信号.实验结果表明,对于ISCAS89基准电路,采用文中方法能够减少80%左右的跳变,而只需要原始Mintest测试集25%左右的测试数据存储.     

Scan BIST with biased scan test signals

The conventional test-per-scan built-in self-test （BIST） scheme needs a number of shift cycles followed by one capture cycle. Fault effects received by the scan flipflops are shifted out while shifting in the next test vector like scan testing. Unlike deterministic testing, it is unnecessary to apply a complete test vector to the scan chains. A new scan-based BIST scheme is proposed by properly controlling the test signals of the scan chains. Different biased random values are assigned to the test signals of scan flip-flops in separate scan chains. Capture cycles can be inserted at any clock cycle if necessary. A new testability estimation procedure according to the proposed testing scheme is presented. A greedy procedure is proposed to select a weight for each scan chain. Experimental results show that the proposed method can improve test effectiveness of scan-based BIST greatly, and most circuits can obtain complete fault coverage or very close to complete fault coverage.     

基于多扫描链的内建自测试技术中的测试向量生成

针对基于多扫描链的内建自测试技术,提出了一种测试向量生存方法。该方法用一个线性反馈移位寄存器（LFSR）作为伪随机测试向量生成器,同时给所有扫描链输入测试向量,并通过构造具有最小相关度的多扫描链克服扫描链间的相关性对故障覆盖率的影响。此外该方法经过模拟确定难测故障集,并针对这外难测故障集利用ATPG生成最小确定性测试向量集。最后丙依据得到的最小测试向量集来设计位改变逻辑电路,利用们改变逻辑电路控制改变扫描链上特定的值来实现对难测故障的检测,从而实现被测电路和故障完全检测。     

基于扫描森林的BIST策略

在本文中,我们提出了一种改进的扫描森林结构并将其运用到基于扫描的自测试中,目的是在保证故障覆盖率的同时,将电路的扫描测试代价降低到非扫描可测试性设计的水平。为了构造这种适合于自测试(以下简称BIST)的改进的扫描森林结构,我们使用了三项技术：一种扫描触发器平衡分组策略、一种新的扫描树结构和一种新的扫描输入信号号处理办法。大量的实验结果表明,该方法与传统的基于扫描自测试方法相比,能获得更高的故障覆盖率。同时,改进的扫描森林结构相比于原始的扫描森林结构,能大幅度 减少集成电路芯片的面积开销。     

减少多种子内建自测试方法硬件开销的有效途径

提出一个基于重复播种的新颖的BIST方案，该方案使用侦测随机向量难测故障的测试向量作为种子，并利用种子产生过程中剩余的随意位进行存储压缩；通过最小化种子的测试序列以减少测试施加时间．实验表明，该方案需要外加硬件少，测试施加时间较短，故障覆盖率高，近似等于所依赖的ATPG工具的故障覆盖率．在扼要回顾常见的确定性BIST方案的基础上，着重介绍了文中的压缩存储硬件的方法、合成方法和实验结果．     

Test Time Minimization for Hybrid BIST of Core-Based Systems

This paper presents a solution to the test time minimization problem for core-based systems. We assume a hybrid BIST approach, where a test set is assembled, for each core, from pseudorandom test patterns that are generated online, and deterministic test patterns that are generated off-line and stored in the system. In this paper we propose an iterative algorithm to find the optimal combination of pseudorandom and deterministic test sets of the whole system, consisting of multiple cores, under given memory constraints, so that the total test time is minimized. Our approach employs a fast estimation methodology in order to avoid exhaustive search and to speed-up the calculation process. Experimental results have shown the efficiency of the algorithm to find near optimal solutions.     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

基于多配置LFSR的测试生成结构设计

针对内建自测试技术中传统的测试生成故障覆盖率过低、硬件开销过大等缺点,提出了一种多配置LFSR的混合测试矢量生成结构,结构利用矩阵理论先后对随机性矢量和确定性矢量进行反馈网络的配置;针对确定性矢量的生成,提出了一种反馈配置解的寻优算法,在一定程度上减少了硬件开销,因结构生成的混合测试矢量可以同时检测出被测电路中的随机矢量可测性故障和抗随机性故障,进而保证了测试故障覆盖率。最后,通过实例和对几种综合基准电路的测试,验证了该方案的可行性。     

一种基于双重种子编码确定低功耗BIST方案

本文提出了一种基于双重种子编码的完全确定低功耗BIST方案,它是基于电路完全确定性测试集的特征,结合LFSR和折叠压缩双重编码方案,完成对完全确定性测试集的编码,获取最小的折叠种子集。当对折叠种子进行解压时,调整生成测试向量之间的顺序,确保相邻向量之间的高相关性,从而避免了电路在测试过程中产生过多的开关活动,因此保证了测试是在低功耗下完成的。实验数据表明,本方案的功耗约为门控时钟方案的1%左右;同时,本方案的编码效率比连续长度码好,且解压过程简单易实现。