基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。     

FPGA的高速多通道数据采集控制器IP核设计

介绍基于FPGA嵌入式系统的多通道高速数据采集模块控制器的IP核设计。采用TI公司的6通道同步采集A／D转换器件（ADS8364）,针对该器件使用硬件描述语言设计IP核,实现对采集数据的处理,同时设计了IP核与嵌入式系统的接口。在Xilinx公司的ISE开发工具中,利用FPGA器件中的硬FIFO控制器辅助设计IP核,利用嵌入式开发工具EDK建立FPGA嵌入式系统,并添加和修改了用户自定义IP核,通过仿真验证了该方法的实效性。     

基于IP核与ModelSim的正弦波发生器仿真平台建立

针对用信号发生器来检测变送器能否正常工作的需要,提出、研究并实现了一种虚拟仿真平台,该平台利用Quartus II、Matlab设计了以IP核为核心的正弦发生模块,对其输出结果进行ModelSim仿真,仿真结果表明该模块能够输出标准的模拟正弦波波形,最后通过硬件实验验证了此方案的正确性与可行性.     

基于FPGA的RapidIO-FC转接桥设计

针对现代高性能嵌入式系统异构网络之间高速实时通信的应用需求,提出一种基于FPGA的RapidIO-FC转接桥硬件设计方案。该方案以Xilinx的Virtex5开发板为平台,基于RapidIO IP核和Fibre Channel IP核,设计转接控制逻辑以及转接桥硬件接口,对其功能进行验证。给出硬件结构图以及关键部分设计思想,并采用逻辑仿真和物理测试证明该设计的正确性与有效性。     

USB1.1设备控制器IP核的设计与实现

针对安全USB设备与PC主机数据通信的需要,依据USB1.1标准规范,文章设计一种USB1.1设备控制器IP核.该控制器IP核支持全速模式下控制、批量、中断三种传输方式,且传输端点数可配置.基于FPGA平台,对控制器IP核进行了实现,并在8051的配合下对实现进行了测试.测试结果表明其与主机之间的数据通信是可行的,可应用于SoC集成设计,为密码安全USB设备的开发奠定了基础.     

基于网络安全芯片的DDoS攻击识别IP核设计

分布式拒绝攻击(distributed denial of service, DDoS)作为一种传统的网络攻击方式,依旧对网络安全存在着较大的威胁.本文研究基于高性能网络安全芯片SoC+IP的构建模式,针对网络层DDoS攻击,提出了一种从硬件层面实现的DDoS攻击识别方法.根据硬件协议栈设计原理,利用逻辑电路门处理网络数据包进行拆解分析,随后对拆解后的信息进行攻击判定,将认定为攻击的数据包信息记录在攻击池中,等待主机随时读取.并通过硬件逻辑电路实现了基于该方法的DDoS攻击识别IP核(intellectual property core), IP核采用AHB总线配置寄存器的方式进行控制.在基于SV/UVM的仿真验证平台进行综合和功能性测试.实验表明, IP核满足设计要求,可实时进行DDoS攻击识别检测,有效提高高性能网络安全芯片的安全防护功能.     

FC IP软核的仿真与验证

基于FC通信协议处理的SoC设计中,FC IP核的仿真验证是其基础.文中概要介绍了FC协议,通过分析其层次架构,明确了软硬件交汇点,从而给出了FC通信协议处理SoC中FC IP的基本功能定义.在此基础上,简单介绍了FCIP的设计,描述了IP的逻辑结构及模块功能.对于FC-IP的仿真验证,从基于testbench的功能仿真和基于FPGA平台的软硬件协同验证两方面进行了全面介绍.结果证明IP实现了预定功能,符合设计要求.     

Intel SoC处理器的I~2C总线IP核设计与应用

Intel SoC处理器E6x5C系列产品,作为多芯片的封装芯片,具有出色的灵活性。本文基于该处理器,利用Altera新一代集成开发工具Qsys,描述了I2 C总线IP核的设计过程,给出了IP核的系统接口和各个子模块的设计方法,并进行仿真和验证,最后将该IP核应用于模拟视频解码芯片SAA7113的配置及初始化。     

一种基于嵌入式系统的3DES算法IP核的设计

使用Verilog语言设计了一款3DES算法IP核,采用ARM公司的AMBA总线,使其可以用于ARM体系结构的嵌入式芯片中.首先通过分析3DES算法原理,提出IP核的整体结构,对算法的关键部分状态机和S盒进行分析设计,完成整体设计后再进行验证与综合.目前该IP核的综合结果符合要求,并已通过仿真验证,在一款32位高性能DSP芯片中得到了成功应用.     

基于SOC的IIC总线IP核设计

该文详述了一种基于wishbone总线接口的IIC总线控制器IP核设计,给出了该IP核的系统接口以及各个子模块的详细设计方法,并对该IP核进行了仿真和验证。