基于边界扫描的数字电路自动测试系统设计

以新型武器装备数字电路维修保障为背景,提出了"MERGE(组合)"边界扫描测试模型的建立方法,基于此方法,设计并构建了完善的数字电路自动测试系统,解决了ICT(In-Circuit)测试、功能测试及传统边界扫描测试TPS(Test Program Set)开发成本高,技术难度大,故障覆盖率低的缺陷。该测试系统现已成功担负新型武器装备数字电路的维修保障任务,应用表明,系统具有设计合理,性能稳定、可靠,故障隔离准确等优点,具有较高的实用性。     

模拟电路边界扫描功能性测试模型研究

边界扫描技术在数字电路中已经基本成熟,但在模拟电路中还涉足较少。为了提高模拟电路系统的可靠性和可测性设计,对模拟电路面向功能性测试的边界扫描模型进行了研究,结合IEEE1149.1标准框架结构和IEEE1149.4标准混合信号测试总线思想,提出了利用数字寄存器控制模拟开关的边界扫描单元结构,设计了面向功能测试的模拟电路边界扫描模型,简化了测试存取口,降低了测试难度,同时构建了模型测试平台,实现了模型的功能测试功能。     

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。     

SN74ACT8990芯片在数字电路测试中的应用

SN74ACT8990作为测试总线控制器,主要用于测试数据的交互,是基于边界扫描技术的数字电路测试的核心部件;为了解决上述新兴测试技术在实际应用方面研究的不足,首先介绍了芯片的功能、基本结构以及工作原理;从硬件电路和程序设计两个方面,分别详细地介绍了一个典型的基于SN74ACT8990边界扫描测试系统的设计方法及过程;最后利用测试指令扫描和互连测试对设计的浏试系统进行了功能验证;结果表明,在数字电路测试中,采用基于SN74ACT8990的边界扫描技术能够准确地定位故障,并能初步判断故障类型,具有较高的测试效率和广阔的应用前景.     

基于DSP芯片的高速数字电路模块BIT设计

随着雷达数字化和智能化,含有多个DSP芯片的高速数字电路模块得到了越来越广泛的应用;针对基于DSP芯片的高速数字电路模块构成的信号处理系统诊断能力弱的问题,提出了通过优化模块BIT软件设计提高模块故障诊断能力的方法;分析了该类模块的BIT测试需求,着重介绍了模块主要BIT测试项目的测试原理和设计方法;通过模块自检软面板对模块BIT测试方法进行了验证;试验结果表明该方法具有实用性强、成本低等优点。     

边界扫描技术的功能测试应用

随着芯片集成度的提高和表面贴装技术(SMT)的广泛使用,传统的针床在线测试已不再适合使用,而边界扫描技术在芯片级、板级、系统级测试得到广泛使用将是一种必然趋势。与传统边界扫描技术生成测试矢量进行结构化的静态测试不同,功能测试程序可采用高级语言开发,易于开发和维护。本文介绍了使用边界扫描技术对DDR模块进行动态的功能测试,该功能测试程序可快速准确测试出高速DDR模块数据线、地址线及存储单元是否能正常工作,并输出测试诊断信息。在此基础上,本文对该测试程序进行了改进。     

基于VPX总线的高速数字电路测试系统研究及应用

为解决战略预警雷达、舰载一体化等重点型号雷达中高速数字电路模块的维护能力,设计了基于VPX总线的高速数字电路自动测试系统,通过自研基于VPX总线的多功能测试模块、光纤测试模块,以及通用VPX背板,再结合通用的仪器设备构建测试系统,可兼顾多个型号雷达高速数字电路模块的测试;该系统可提供10路光纤通道,波特率最高为3.2 Gbps;16路GPIO信号,中断响应时间＜50 μs;14路Rocket IO信号,传输速率2.5 Gbps;4路*4Rapid IO信号,传输速率3.125 Gbps;研究及实测结果表明该系统可解决基于VPX总线的高速数字电路模块的测试。     

基于AVR单片机的边界扫描测试控制器设计

根据边界扫描测试IEEE1149.1技术标准,采用AVR单片机以及边界扫描总线控制芯片74ACT8990设计了边界扫描测试控制器;该控制器通过串口与计算机通信,将计算机的指令转化为符合边界扫描标准的测试时序信号,注入被测板;并且采集被测板响应,送回计算机进行故障诊断;该测试控制器结构简单,使用方便而且成本低;通过实际测试验证,测试控制器产生的测试信号符合IEEE1149.1系列标准,可以用于功能测试、数字电路故障诊断以及边界扫描研究。     

边界扫描测试系统软件设计与实现

为推动边界扫描技术在故障诊断领域中的应用，对边界扫描测试技术进行了研究，设计并开发了一种基于VXI总线的边界扫描测试系统；文章介绍了边界扫描的基本结构和测试原理，并重点介绍了开发边界扫描测试系统软件的流程；实验结果表明，开发的边界扫描测试系统能够利用器件的边界扫描描述文件，自动生成测试向量并完成对数字电路的测试以及故障诊断等任务，同时可以对设置的故障进行精确的定位和隔离。     

大规模数字电路系统可测性设计技术研究

为满足大规模数字电路系统测试、故障诊断的需要,可测性(DFT)设计已成为大规模数字电路系统设计中不可或缺的重要组成部分。结合边界扫描测试原理和大规模数字电路系统的主要特点,研究DFT实现的技术途径,并将其用于某大规模数字电路系统的设计中。实现了该大规模数字电路系统的一键式互连故障诊断及可扫描网络准确定位,有效简化了测试复杂度。     

软件测试中的窗口测试

当前图形界面用户窗口（GUI）在软件开发中大规模地使用，对软件测试提出了挑战。如何能够对软件的窗口进行正确的功能测试，是软件测试面，临的一个重要问题。本文提出了窗口控件交互执行因果图（CICE）法，使窗口测试能够按照一定的规则进行。并且给出测试用例的生成算法，自动生成测试用例。     

面向医疗保险各项费用指标供需比例的测算分析

本文采用数据仓库技术提出了合理利用和有效管理历年来医疗保险费用的收取情况数据和各项医疗费用的支出情况数据,本着收支平衡的原则,预测分析下年度所需的人均基本医疗保险基金和基本医疗保险费平衡的补偿比,并给出相应的测算模型。     

基于测试流程的软件测试设计

随着软件开发规模的增大、复杂程度的增加,以寻找软件中的错误为目的的测试工作就显得更加困难。通过分析软件测试流程中的主要活动,介绍了软件测试类型、测试技术和测试方法,给出了测试用例设计及实现的原则,介绍了测试执行方法及缺陷跟踪的目标,描述了测试评估的主要内容。阐述了提高软件产品的质量,加强软件测试过程控制的重要性。     

自动化软件测试案例设计的质量保证

只有保证质量，自动化软件测试才可能大大减少测试开销、提高测试的效率。测试案例的设计质量是保证软件测试质量的关键技术，测试案例设计的质量包括规范性、有效性、覆盖率、经济性及可维护性。     

一个支持持续集成的移动应用功能测试框架*

为了更加有效地检测移动应用缺陷,论文提出了一个自动化测试框架;该框架包含了常见GUI控件识别、测试用例生成,排序以及事件流模型的API。框架根据应用程序GUI运行时状态信息生成可执行的测试用例;这些测试用例可以组织成测试套件。一个实际案例证明了该框架如何贯穿整个测试流程,降低测试自动化工作的复杂性。     

无人值守它机试飞测试系统设计方案

针对目前它机试飞测试系统智能化程度低、大量消耗人力资源的问题,提出了一种智能化无人值守它机试飞测试系统设计方案,以智能化综合控制器为核心,千兆以太网交换机为信息交互中枢,与自动化供电控制单元和测试设备交联,实现惯导自对准、测试系统工作状态实时监控和故障处置、测试系统供电统一管理及测试系统模块化,为后续它机试飞测试无人化提供理论支持。     

浅谈软件测试和嵌入式软件测试

软件测试是保证软件质量,提高软件可靠性的关键。软件测试过程主要分为四个测试步骤:单元测试、集成测试、系统测试和验收测试。软件测试应该遵守其基本原则,包括尽早和不断地进行软件测试、避免由程序员检查自己的程序等。嵌入式系统是指以嵌入式应用为目的的计算机系统,具有其特殊功能。嵌入式软件测试主要有白盒测试与黑盒测试两种方法,有性能分析工具、内存分析工具等多种分析工具。     

测试数据压缩和测试功耗协同优化技术

提出一种新的压缩编码——Variable-Tail对测试数据进行压缩,建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法,利用该算法不仅能提高测试压缩率,而且能降低测试时待测电路上损耗的功耗,理论分析和ISCAS85,ISCAS89电路的实验结果验证了文中编码和算法的有效性。     

Low Cost Scan Test by Test Correlation Utilization

Scan-based testing methodologies remedy the testability problem of sequential circuits; yet they suffer from prolonged test time and excessive test power due to numerous shift operations. The correlation among test data along with the high density of the unspecified bits in test data enables the utilization of the existing test data in the scan chain for the generation of the subsequent test stimulus, thus reducing both test time and test data volume. We propose a pair of scan approaches in this paper; in the first approach, a test stimulus partially consists of the preceding stimulus, while in the second approach, a test stimulus partially consists of the preceding test response bits. Both proposed scan-based test schemes access only a subset of scan cells for loading the subsequent test stimulus while freezing the remaining scan cells with the preceding test data, thus decreasing scan chain transitions during shift operations. The proposed scan architecture is coupled with test data manipulation techniques which include test stimuli ordering and partitioning algorithms, boosting test time reductions. The experimental results confirm that test time reductions exceeding 97%, and test power reductions exceeding 99% can be achieved by the proposed scan-based testing methodologies on larger ISCAS89 benchmark circuits.     

纸笔测验和计算机自适应测验的比较研究

首先介绍了计算机自适应测验的原理和算法，接着对纸笔测验和计算机自适应测验（Computerized Adaptive Test，简称CAT）进行了比较，并详细阐述了两者的异同。最后，对纸笔测验和计算机自适应测验的发展趋势作了一些论述。