抢占阈值调度的功耗优化

DVS(Dynamic Voltage Scaling)技术的应用使得任务执行时间延长进而使得处理器的静态功耗(由CMOS电路的泄露电流引起)迅速增加.延迟调度(Procrastination Scheduling)算法是近年提出用于减少静态功耗的有效方法,它通过推迟任务的正常执行来尽可能长时间地让处理器处于睡眠或关闭状态,从而避免过多的静态功耗泄露.文中针对可变电压处理器上运用抢占阈值调度策略的周期性任务集合,将节能调度和延迟调度结合起来,提出一种两阶段节能调度算法,先使用离线算法来计算每个任务的最优处理器执行速度,而后使用在线模拟调度算法来计算每个任务的延迟时间,从而动态判定处理器开启/关闭时刻.实例研究和仿真实验表明,作者的方法能够进一步降低抢占阈值任务调度算法的功耗.     

动态功率管理技术研究

随着工艺技术的缩减,功耗问题日益严重,低功耗优化技术成了当前研究的一大重点.对处理器的功耗优化可以从设计过程、运行过程和空闲状态来考虑.本文重点研究了处理器在运行时的功率管理技术,即动态功率管理技术.它主要包括动态电压缩减DVS (Dynamic Voltage Scaling)和动态阈值电压缩减DVTS (Dynamic VTH Scaling)的方法,其中DVTS又是通过对衬底偏压的调整来实现阈值电压的调制的.本文重点研究了这两种技术的原理和实现结构,并分析了它们目前的研究和应用.     

可重构系统功耗相关的硬件任务调度算法

面向可重构系统,提出了一种功耗相关的硬件任务调度算法（Energy—Efficient HardwareTask Schedu—ling,EEHTS）。动态电压调整（DynamicVoltage Scaling,DVS）技术通过在软件任务运行时动态改变CPU的运行电压而降低系统功耗。类似地,EEHTS算法在硬件任务调度时动态改变FPGA的工作频率,达到降低功耗的目的。模拟实验结果表明,EEHTS算法在不影响硬件任务截止期要求的前提下,可以有效降低系统功耗。     

动态电压与频率调节在降低功耗中的作用

目前,为了降低功耗,越来越多的芯片支持动态电压与频率调节DVFS(Dynamic Voltage and Frequency Scaling).本文列举了基于软件和硬件的DVFS实现,验证了DVFS在降低功耗方面的巨大潜力,并分析了影响DVFS应用的一些因素.     

基于DVS的实时多核嵌入式系统低功耗算法

动态电压调整（DVS）是低功耗设计方法中最基本的技术。然而,大部分的算法是基于单处理器平台的,并且仅考虑了相互独立的任务,这时使用DVS往往不能取得较好的效果。基于DVS提出了一种循环旋转调度技术来降低功耗,通过对程序中的循环进行重组,使得在满足时限的同时功耗最小,同时也考虑了电压转换所消耗的时间和功耗。     

基于功耗敏感性的降低嵌入式电路功耗方法

研究降低嵌入式系统的功耗问题。由于频繁进行电容充放电,以及晶体管瞬间导通所产生的动态和静态消耗过大,传统的嵌入式硬件系统中,大规模CMOS电路在工作状态切换存在电路的功耗过高的缺点。为解决上述问题,提出通过对动态功耗和静态功耗的产生及功耗模型进行研究,采用功耗敏感性分析的嵌入式降低功耗方法,通过分析电路的功耗敏感度,设计出功率消耗较低的电路,克服传统方法的弊端。实验表明,改进方法能够大幅降低嵌入式CMOS电路的消耗功率,取得了很好的效果,为设计提供了依据。     

在异构系统上基于权重和复制的调度算法

动态电压和频率扩展技术（DVFS）的发展使异构系统可以实现低功耗，然而DVFS通过降低处理器的执行频率来降低功耗，大大增加了处理器临时故障风险，应用的可靠性受到极大威胁。针对先前算法在任务调度过程中容易出现调度失败的问题，提出一种基于权重和复制的调度算法（SAWR），以在异构系统上完成应用调度，满足并行应用的可靠性目标，同时降低系统功耗。仿真结果表明，与先前的算法相比，所提算法可以实现良好的性能。     

基于DVS机制的低能耗微处理器系统设计方法研究

能耗已经成为微处理器设计的最大挑战之一。微处理器的能耗在便携设备中占有重要的比例。DVS（Dynamic Voltage Scaling）机制可以在设备运行过程中,通过降低处理器的工作电压来降低它的能耗。同时,还需降低处理器的速度。电压调度程序通过分析应用的约束和需求来给定适当的工作电压。文章论述了速度和输入电压可变的微处理器系统设计方法。在处理器低速工作时,降低工作电压可以大幅度降低它的能耗。这将使应用系统能快速地根据负荷的变化调节处理器的性能。     

基于周期性模式匹配的动态电压调节预测算法

zengyi2008@163.com 1 概述 随着计算机在嵌入式、微型化和便携应用等方面的发展,功耗成为重要指标。对于整个计算机系统来说,降低功耗的设计主要从逻辑层、物理层和系统层3个层面来进行。其中,在针对处理器的功耗调节算法中,动态电压调节(Dynamic Voltage Scaling, DVS)[1]被认为是目前最有效的算法。它根据 CPU的负载状况对处理器的供电电压和运行频率进行动态调节,在保证性能需求的前提下降低能量消耗。其算法主要分为2类：基于时间间隔的DVS算法,基于任务的DVS算法。 近些年来,为支持DVS算法降低处理器的运行能耗,不同硬件制造厂商在逻辑电路设计方面相继公布了各种技术,如Intel的speedstep技术,AMD的PowerNow及Cool’n’Quiet技术。然而,实际应用中的动态电压调节算法或多或少会影响系统的性能,主要原因是DVS算法对下一时间片的任务量预测不够准确,难以适应系统需求。 本文在对现有DVS算法分析的基础上,针对past算法预测准确率低的现象进行了改进,在past预测方法中加入周期性模式匹配(Cycle Mode Matching, CMM)预测方式。并对改进算法进行了仿真对比,结果表明改进算法在用户干预少的情况下能有效提高预测的准确性。 2 相关工作 文献[1]给出了3种经典的电压调节算法：opt, past, future。opt和future算法假设可以看到将来一段时间内的CPU使用情况,降低工作频率将运行时间延伸以填补所有的空闲时间周期,从而减少能耗;past算法则将future算法向前看一个时间片改为往后看一个时间片,并假设前后2个时间片内处理器的工作量不变,从而预测出下一时间片处理器的工作量,调节频率以适应当前工作量,达到能耗的节省。     

异构多核系统中跨时钟域的解决方法

随着集成电路的集成度与性能的不断发展,芯片的功耗问题已经变的十分严重,功耗带来的挑战日益突出。异构多核动态调频架构是目前研究低功耗的主流方向。SOC系统当中同一时刻只有一个处理器能够控制总线,其它处理器则处理等待状态,异构多核动态调频架构能够通过降低不控制总线的处理器频率来达到降低功耗的目的。异构多核领域的处理器和总线跨时钟域解决方案,此方案在国内属于首次提出,可以运用在异构多核动态调频(DFS)架构当中。目前手持终端设备越来越强调功耗的重要性,因此异构多核领域的处理器和总线跨时钟域解决方案将有非常好的应用前景。该方案通过在处理器和AMBA总线之间添加FIFO以及一些复杂的算法,达到消除亚稳态和正常通信的目的。最终,通过仿真发现任意调节处理器的工作频率都能满足传输协议。证明该方案能在异构多核动态调频架构中运用。     

SoC设计中的时钟低功耗技术

针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合时以时钟树规模为目标进行低功耗时钟树综合。在音视频解码芯片的设计中采用以上3种技术,结果表明其功耗优化效果明显。     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

Power-Aware Compilation for Register File Energy Reduction

Most power reduction techniques have focused on gating the clock to unused functional units to minimize static power consumption, while system level optimizations have been used to deal with dynamic power consumption. Once these techniques are applied, register file power consumption becomes a dominant factor in the processor. This paper proposes a power-aware reconfiguration mechanism in the register file driven by a compiler. Optimal usage of the register file in terms of size is achieved and unused registers are put into a low-power state. Total energy consumption in the register file is reduced by 65% with no appreciable performance penalty for MiBench benchmarks on an embedded processor. The effect of reconfiguration granularity on energy savings is also analyzed, and the compiler approach to optimize energy results is presented.     

低功耗射频微系统时钟动态切换方法

为满足射频微系统芯片的降低功耗要求,使国产射频微系统能够得到更为广泛的应用,提出了一种考虑低功耗的射频微系统时钟动态切换管理方法.考虑芯片功耗设计问题,利用局部位置的系统时钟的自适应动态切换,对芯片运行切入点进行了设计;基于数字时钟对射频微系统的处理加速单元进行晶振替换,并对芯片时钟进行动态自适应调整,降低了芯片运行功耗;仿真分析表明:相对于实测数据,所提方法在芯片运行功耗上具有更优异的表现.     

A Robust and Power-Effcient SoC Implementation in 65nm

Godson2H is a complex SoC (System-on-Chip) of Godson series, which is a 117mm2, 152 million transistors chip fabricated in 65nm CMOS LP/GP process technology. It integrates a 1GHz processor core and abundant high or low speed peripheral IO interfaces. To overcome on-chip-variation problems in deep submicron designs, many methods are adopted in clock tree, and PVT detectors are integrated for debug. To meet the low power constraints in different applications, most of state-of-the-art low power methods are used carefully, such as dynamic voltage and frequency scaling, power gating and aggressive multi-voltage design.     

基于低阈值单元的高性能低功耗设计方法

在高性能IC设计中对高低两种阈值电压技术进行比较,利用低阈值电压降低动态功耗的手段实现降低总功耗的目标,并分析出了两种阈值电压低功耗设计各自适应的电路类型。首先对40nm工艺中标准单元的内部功耗、时序、尺寸进行分析。接着在相同延时下对高阈值和低阈值两种标准单元所设计的反相器链时序电路的功耗进行对比分析。最后基于Benchmark和AES两种类型电路,分别采用高阈值和低阈值进行综合,对比得出在相同时钟周期下更低功耗的设计所对应的阈值电压设计方式。结果显示,在相同的时钟频率下,对动态功耗占据总功耗比例极大的电路使用低阈值设计得到的功耗更低。同样,在动态功耗比例不是极大的电路中,当低阈值综合的slack为正时,以及当高阈值综合的slack为负、低阈值的slack为0时,用低阈值设计功耗更低;而当高阈值、低阈值综合的slack都为0时,用高阈值设计功耗更低。     

无线传感器网络异步任务集双效节能延迟调度算法研究

深亚微米技术的发展,使得漏电功耗在CMOS电路总功耗中所占比重日益增大,传统的传感器节点CPU节能研究主要针对动态功耗,其能耗估计和优化方法已凸显局限.针对此问题,提出动态电压调节(DVS)和动态功耗管理(DPM)相结合的双效节能延迟调度算法.从相对截止期小于等于周期的异步实时任务调度出发,结合DVS技术,综合考虑动态功耗和漏电功耗的影响,在满足任务实时性的前提下,选取每个任务的CPU执行速度,以降低总能耗,并通过任务的延迟调度对CPU空闲时段加以合并,采用DPM方法使CPU在空闲时段有选择性的进入低功耗状态,从而进一步降低漏电能耗.仿真实验验证了该算法的有效性.     

应用于片上系统中低功耗IP核设计的自适应门控时钟技术

门控时钟技术一直以来是降低芯片动态功耗的有效方法.文章结合片上系统(SoC)的结构特性和设计特点,分析已有的各种门控时钟技术的优缺点,指出这些缺点是SoC设计中的严重障碍,随后抽象出IP核工作模型,提出了仅用非常简单的逻辑就可以方便应用于IP核的自适应门控时钟技术.这种技术在不影响性能的前提下,可以根据IP核的应用状况自动开关时钟,不但可以降低动态功耗,还可以结合门控电源技术降低漏电功耗.对一款真实SoC中浮点IP核的改造实验表明,在不降低性能的前提下,可以平均降低62.2%的动态功耗,同时理论上平均降低70.9%的漏电功耗.     

利用新型的电源屏蔽实现方法降低测试功耗

为了削减芯片在测试过程中由于测试向量移入/移出所导致的静态功耗和动态功耗,提出一种电源屏蔽实现方法.在后端设计布局阶段,首先以时钟门控单元为参考点将触发器聚类摆放,以实现时序逻辑与组合逻辑在物理上的隔离;然后引入屏蔽单元对电源网络进行修改,最终解决扫描触发器与组合逻辑异构供电的难题.针对龙芯3号浮点乘积模块的实验结果表明,采用该方法可以节省45%的测试功耗,面积稍有增加,而对性能和测试覆盖率几乎没有影响,并且可以容易地嵌入目前的主流设计方法中.     

可重配置处理器的体系结构级功耗模型与分析

按照可重配置处理器的体系结构建立并实现功耗模型;模型对处理器的电路级特性进行抽象,基于体系结构级属性和工艺参数进行静态峰值功耗估算,基于性能模拟器进行动态功耗统计,并实现三种条件时钟下的门控技术;可重配置处理器与超标量通用微处理器相比,在性能方面获得的平均加速比为3.59,而在功耗方面的平均增长率仅为1.48;通过实验还说明采用简单的CC1门控技术能有效地降低可重配置系统的功耗和硬件复杂度;该模型为可重配置处理器低功耗设计和编译器级低功耗优化研究奠定了基础。