用Verilog HDL进行可综合RTL设计概述

Verilog HDL是一种很流行的硬件描述语言,不仅用于可综合RTL描述,包括组合逻辑描述和时序逻辑描述,还可用于层次化设计,广泛应用于集成电路设计领域.在使用过程中,为了约束RTL设计工程师的行为,还行成了RTL代码风格.     

应用模逆运算的移动互联网可信终端设计方法

针对移动互联网海量移动终端用户的可信接人问题提出了一种芯片加密的可信接人系统的设计方案。首先将移动终端的可信接人过程划分为硬件预处理和可信接入两个子系统;在硬件预处理部分将有限状态机的思想用于模逆运算电路控制子系统的状态描述;而在可信接入部分基于Verilog语言将模拟运算电路抽象为控制系统状态转移图,再运用Verilog语言中的always模块将其转换为Moore型有限状态机,同时采用寄存器同步稳定输出控制信号,有效地实现了移动互联网终端设备的可信接入问题。仿真实验表明文中方法不仅能实现控制信号的输出与状态同步,还能避免组合输出产生的延迟及竞争与冒险现象,使终端设备的接入过程更加高效、稳定和可靠。     

基于FPGA的FESH分组密码算法高速实现

FESH分组密码算法为2019年全国密码算法竞赛中进入第二轮评选的密码算法。文章对该算法的FESH-128-128型进行Verilog HDL高速实现,在有限状态机的基础上对顶层模块采用流水线设计方法进行优化,通过寄存器存储中间数据,提高运行效率。实验结果表明,在软件Quartus Ⅱ 15.0上使用5CEFA7F31C6芯片进行综合设计,采用流水线设计方法进行优化后,算法最高运行速率达到296.74 MHz,相较于有限状态机实现提高了98.28%;吞吐率达到37.98 Gbps,相较于有限状态机实现提升了约33倍。     

IEEE 802.16e标准中LDPC编码的实现与仿真

根据IEEE802.16e标准中LDPC编码的定义,提出了一种利用高速状态机来实现编码的快速算法。在Quartus II下使用Verilog HDL实现了该算法并进行了时序仿真。仿真结果表明,设计具有良好的实时性,克服了以往设计中预处理复杂、消耗逻辑资源多的缺点。最后利用MATLAB对该设计与DVB-S2缩短码的BER性能进行了比较,分析了制约DVB-S2缩短码性能的因素。     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

基于Verilog HDL的有限状态机设计与描述

有限状态机(FSM)是逻辑设计的重要内容,稍大一点的逻辑设计都存在FSM.介绍了采用Verilog HDL实现有限状态机的几种不同编码方式和描述风格,并从稳定性、可读性、速度和面积等方面比较了不同实现方式的利弊.最后,以简单序列检测器为例实现了可综合的FSM描述,并分析了其采用不同描述风格所得的综合结果.     

基于Verilog的顺序状态逻辑FSM的设计与仿真

以顺序状态逻辑有限状态机的设计为例,简要介绍了用Verilog语言进行集成电路设计的一般过程,并在ModelSim和DC环境下成功地进行了仿真和综合。     

基于状态机的PEX8311的DMA实现

结合PCI-Express的传输特性,分析了PEX8311的DMA传输模式与时序逻辑,通过有限状态机的设计,实现PEX8311的DMA传输。与其他设计相比,利用有限状态机理论设计控制逻辑具有直观、简单、设计流程短等优点,并对状态机进行了Verilog优化设计,使状态机更加稳定。     

多端口SDRAM控制器的设计与实现

设计实现了一种基于FPGA的,可用于多数据缓存的、能够高效利用带宽的多端口SDRAM控制器.本文使用状态机的设计思想,采用Verilog硬件描述语言设计了时序控制程序.得到的SDRAM读写信号仿真波形图时序合理、逻辑正确.并成功应用到视频数据采集显示的系统中,能够达到实时显示的要求.     

用STATECAD快速设计有限状态机

有限状态机设计的关键是如何把一个实际的时序逻辑关系抽象成一个时序逻辑函数,传统的电路图输入法通过直接设计寄存器组来实现各个状态之间的转换,而用硬件描述语言来描述有限状态机,往往是通过充分发挥硬件描述语言的抽象建模能力,通过对系统在系统级或寄存器传输级进行描述来建立有限状态机。随着EDA工具的快速发展,通过CAD快速设计有限状态机自动化成为可能。     

基于Verilog HDL的MTM总线主模块有限状态机设计

针对MTM总线主模块的设计需求,在分析MTM总线通信协议基础上,给出了MTM总线主控制模块的有限状态机模型;该有限状态机作为主控制模块的核心,主要用于完成控制MTM总线的消息传送顺序;分析了MTM总线结构体系和有限状态机设计的主要方法步骤,通过QUARTUSⅡ开发平台,基于Verilog HDL语言对该有限状态机进行了设计实现与仿真验证;基于该有限状态机的MTM总线主通信模块已经设计实现,并在工程中得到应用,性能稳定。     

基于有限状态机的BLDC控制器的设计

介绍了基于有限状态机的三相无刷直流电机（BLDC）控制器的设计方法,在分析讨论BLDC控制器的工作原理的基础上得出了其换向真值表：分析了基于有限状态机实现PWM输出带死区控制的方法,并通过Verilog HDL语言实现了编程,且在Quartus II环境下进行了仿真实验,实验表明,基于有限状态机的BLDC控制器具有良好的性能。     

有限状态机设计策略

作为一个数字逻辑工程师,经常会碰到设计一个有限状态机的问题。该文讨论了FSM设计的一些注意事项和相应的VHDL编程风格。     

基于FPGA的RC4加密算法设计及实现

针对通信安全问题,采用自顶向下的设计方法,设计了一种RC4算法基于FPGA的实现方式,实现了通信数据的加密传输。根据RC4加密算法的原理和设计流程,使用Verilog HDL编程语言,采用有限状态机（FSM）的编程方式实现算法,通过Modelsim SE 10.1a仿真软件进行仿真,并在FPGA开发板上进行验证。采用本文提出的FPGA设计方法实现的RC4加密算法相比软件加密方式和已有的FPGA实现方式速度有明显提高。     

有限状态机的方法描述与应用研究

随着设计系统结构的日益复杂,选择合理的设计方法与结构已成为软件设计中的关键技术。目前,在软件设计领域,有限状态机（FSM）的理论俨然已自成一体,经常用来描述一些复杂的算法,表明算法内部的状态结构,关注对象的执行顺序等。据此,本文以EDA和PLC这两种不同的支持平台为载体,对有限状态机方法的结构体系及应用进行研究。结果表明,FSM方法将控制过程分成有限个稳定状态,描述对象所经历的状态序列与转移,从而解决电子领域中诸多控制问题。且在不同的应用平台上,FSM方法的核心要素不变。     

基于有限状态机的界面流描述与设计

界面流是一组窗体的集合,它表示了窗体之间的关系.有限状态机是交互式系统设计分析中的一种数学模型,能够有效地表示一个动态系统的生存周期.由于界面流逻辑的复杂性,提出采用有限状态机进行描述.阐述了有限状态机的基本理论,并依据界面流的特点,对其进行了改进,增加了动作参数和窗体迁移的条件参数,丰富了有限状态机描述界面流的能力,最后给出了运用面向对象方法的有限状态机设计.     

组合逻辑电路的软错误率自动分析平台

为在设计阶段快速评估集成电路的软错误率,以指导高可靠集成电路的设计,提出一种适用于组合逻辑电路和时序逻辑电路组合逻辑部分的快速软错误率自动分析平台HSECT-ANLY.采用精确的屏蔽概率计算模型来分析软错误脉冲在电路中的传播;用向量传播和状态概率传播的方法来克服重汇聚路径的影响,以提高分析速度;使用LL(k)语法分析技术自动解析Verilog网表,使分析过程自动化,且使得本平台可分析时序电路的组合逻辑部分.开发工作针对综合后Verilog网表和通用的标准单元库完成,使得HSECT-ANLY的实用性更强.对ISCAS'85和ISCAS'89 Benchmark电路进行分析实验的结果表明:文中方法取得了与同类文献相似的结果,且速度更快,适用电路类型更多,可自动分析电路的软错误率并指导高可靠集成电路的设计.     

基于有限状态机的视频编解码器设计

在实时嵌入式多媒体通信系统中，分析了基于帧的视频编解码器设计方式对语音编解码器、通信模块实时性的影响，利用状态转换图分析了视频编解码器的有限状态机(FSM)。实验结果表明，基于状态机的设计方法提高了嵌入式系统的实时性。     

On adaptive experiments for nondeterministic finite state machines

Adaptive experiments are well defined in the context of finite state machine (FSM) based analysis, in particular, in FSM based testing where homing and distinguishing experiments with FSMs are used for test derivation. In this paper, we define and propose algorithms for deriving adaptive homing and distinguishing experiments for non-initialized nondeterministic finite state machines (NFSMs). For NFSMs, the construction of adaptive experiments is rather complex as the partition over produced outputs does not define a partition over the set of states but a collection of intersecting subsets, and thus, the refinement of such set system is more difficult than the refinement of a partition. Given a complete non-initialized possibly non-observable NFSM, we establish necessary and sufficient conditions for having adaptive homing and distinguishing experiments and evaluate the height of these experiments.