基于GPU的低密度奇偶校验码译码加速技术

随着通信技术的发展,通信终端逐渐采用软件的方式来兼容多种通信制式和协议。针对以计算机中央处理器（CPU）作为运算单元的传统软件无线电架构,无法满足高速无线通信系统如多进多出（MIMO）等宽带数据的吞吐率要求问题,提出了一种基于图形处理器（GPU）的低密度奇偶校验（LDPC）码译码器的加速方法。首先,根据GPU并行加速异构计算在GNU Radio 4G/5G物理层信号处理模块中的加速表现的理论分析,采用了并行效率更高的分层归一化最小和（LNMS）算法;其次,通过使用全局同步策略、合理分配GPU内存空间以及流并行机制等方法减少了译码器的译码时延,同时配合GPU多线程并行技术对LDPC码的译码流程进行了并行优化;最后,在软件无线电平台上对提出的GPU加速译码器进行了实现与验证,并分析了该并行译码器的误码率性能和加速性能的瓶颈。实验结果表明,与传统的CPU串行码处理方式相比,CPU+GPU异构平台对LDPC码的译码速率可提升至原来的200倍左右,译码器的吞吐量可以达到1 Gb/s以上,特别是在大规模数据的情况下对传统译码器的译码性有着较大的提升。     

IEEE 802.1 6e中LDPC译码器的实现

面向IEEE 802.16e中LDPC码,分析了各种译码算法的译码性能,归一化最小和(NMS)算法具备较高译码性能和实现复杂度低的特点.提出一种基于部分并行方式的LDPC译码器结构,可以满足IEEE802.16e中非规则LDPC码的译码要求.在FPGA上实现了该译码器,数据吞吐率可以达到130 Mb/s.     

基于GPU的并行Turbo乘积码译码器

Turbo乘积码是一类前向纠错码,在高码率下具有良好的误码率性能。TPC编码器的实现相对简单,其译码器的译码复杂度也比较合理。因此,TPC被广泛用于各种场景,例如卫星通信系统和数据存储系统等。提出了一种基于GPU的并行TPC译码器,可以同时译码二维乘积码矩阵的所有行或列。设计了一种并行基本译码器,以简化由扩展汉明码构成的TPC的译码过程。实现了测试样例和有效码字计算的并行化,降低了译码延迟。为了进一步提高译码吞吐率,提出了多通道TPC译码器。在不同的GPU上测量了并行译码器的性能,实验结果表明,与基于CPU的TPC译码器相比,基于GPU的并行TPC译码器的译码延迟显著降低。此外,基于GPU的并行TPC译码器的吞吐率在NVIDIA RTX 2080 Ti上达到30 Mbps,在NVIDIA GTX Titan V上达到38 Mbps,是基于CPU的TPC译码器性能的44倍和54倍。     

基于CUDA平台的规则LDPC码的译码实现研究

低密度奇偶校验(LDPC)码性能优越,允许全并行高速译码,已经在个人数字设备、移动无线通信等领域显示出了很大的应用价值,极可能取代Turbo码成为第四代移动通信的首选编码方案。NVIDIA公司的CUDA是一种新的用于GPU通用计算的软硬件架构。基于CUDA平台程序员可以写出C风格的代码来启动大量的GPU线程并行工作。基于CUDA平台提出和研究一种AWGN信道下的规则LDPC码的译码实现方案。仿真实验对LDPC码译码的CPU实现和CUDA实现的性能作了详细比较。研究表明CUDA能够带来明显的性能提升。     

面向量子密钥分发的自适应LDPC双码并行机制

信息协调是量子密钥分发中的关键步骤,基于LDPC实现量子信息协调是当前国内外研究的焦点。目前QKD系统LDPC译码器普遍采用单码字顺序译码机制设计,且采用的是性能较差的准循环LDPC码,LDPC译码器吞吐量和纠错上限较低,无法满足高速率高误码下量子安全性及性能需求。设计了一种面向量子密钥分发的新型自适应LDPC双码并行机制ADCPM,采用随机型LDPC码,且在译码的同时进行双密钥串并行纠错,较传统方法吞吐量提升了近1倍。真实平台实验结果表明,ADCPM支持高达10%的误码率,吞吐量超过140 Mbps,可有效支撑高误码下高速安全量子信息协调。     

采用并行分层译码的LDPC译码器设计研究

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2。译码器设计通过打孔产生1/2至1之间的连续码率。     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

集成SNR估计的LDPC码译码器的设计与实现

基于TMS320C6416高性能通用DSP,实现了对AWGN信道的信噪比(sNR)估计,并以此估计值设计了一种低密度奇偶校验(LDPC)码的译码系统;详尽介绍了集成SNR估计的译码系统的实现方案和流程;仿真结果表明,此估计下的译码器具有较好的性能.     

动态量化的LDPC译码器结构

为降低低密度奇偶校验码(LDPC)译码器的复杂度,提出动态量化的LDPC译码器结构。针对传统并行结构,采用自适应动态量化算法、层调度策略以及最小和算法,在译码的同时调整信息量化方式,由此设计自适应估计电路,并统计幅值过大的信息比例。实验结果表明,该结构能以较小的性能损失降低LDPC译码器的复杂度。     

PEG GLDPC码设计与性能分析

针对深空通信中高信道编码增益的需求,设计了一种新颖的基于按边增长(Progressive edge-growth,PEG)算法的广义低密度奇偶校验(Generalized LDPC,GLDPC)码.基于稀疏矩阵的二分图,首先改进了PEG算法用以构造规则LDPC,然后用BCH码作子码替换LDPC中的单奇偶校验码来构造PEG-GLDPC,最后重点研究了PEG-GLDPC的译码算法,提出一种联合BCH比特栅格译码与置信传播(Belief propagation,BP)算法的迭代译码机制.AWGN信道下的仿真结果表明,PEG-GLDPC译码性能优于LDPC以及传统GLDPC,适用于深空通信等低信噪比通信系统.     

高性能准循环低密度奇偶校验码在导航信号中的应用

全球定位系统(GPS)在其现代化计划中选择低密度奇偶校验(LDPC)码作为其将来的L1C电文的信道编码方案,能够获得优异的译码性能,但复杂度也相对提高,所采用随机LDPC码的编码器和解码器的硬件实现较为困难。在802.16e协议中提出的LDPC码的基础上,提出一种增强型的准循环低密度奇偶校验(QC-LDPC) 码,其校验矩阵同时具有准循环结构和近似下三角结构,且最小圈长为8,克服了随机LDPC码的缺点。仿真结果表明,所构造的QC-LDPC码性能优于802.16e协议中的LDPC码和GPS L1C电文中采用的LDPC码,对我国“COMPASS”导航系统的信道编码方案具有参考价值。     

Efficient graphics processing unit based layered decoders for quasicyclic low‐density parity‐check codes

Because layered low‐density parity‐check (LDPC) decoding algorithm was proposed, one can exploit the diversity gain to achieve performance comparable to the traditional two‐phase message passing (TPMP) decoding but with about twice faster decoding convergence compared to TPMP. In order to reduce the decoding time of layered LDPC decoder, a graphics processing unit (GPU) is exploited as the modem processor so that the decoding procedure can be processed in parallel using numerous threads in the GPU. In this paper, we present the parallel algorithms and efficient implementations on the GPU for two different layered message passing schemes, the row‐layered and column‐layered decoding. In the experiments, the quasicyclic LDPC codes for WiFi (802.11n) and WiMAX (802.16e) are decoded by the proposed layered LDPC decoders. The experimental results show that our decoder has good bit error ratio (BER) performance comparable to TPMP decoder. The peak throughput is 712 Mbps, which is about two orders of magnitude faster than that of CPU implementation and comparable to the dedicated hardware solutions. Compared to the existing fastest GPU‐based implementation, the presented decoder can achieve a performance improvement of 2.3 times. Copyright © 2013 John Wiley & Sons, Ltd.     

高速LDPC码分层译码器设计

设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix II系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.     

信噪比失配对LDPC码译码影响的分析

在加性高斯白噪信道条件下,采用置信度传播算法对LDPC码进行译码,需要精确估计信道信噪比用于计算接收比特的后验概率消息作为译码器的输入.信噪比值的错误估计称为信噪比失配.本文研究加性高斯白噪信道条件下信噪比失配对LDPC码译码的影响.通过对置信度传播算法校验节点更新方程的近似得到一个以信噪比为自变量的校正因子函数,基于...     

具有快速译码收敛速度的LDPC码设计

为了提高非规则LDPC码译码的收敛速度,提出了一种具有快速收敛速度的LDPC码构造算法。该算法在原有非规则LDPC码的基础上,通过对校验矩阵进行列重排,来提升信息比特译码的可靠性,以此降低迭代次数,提高收敛速度。仿真实验表明,采用该算法设计的LDPC码,在采用基于变量节点的分层置信度传播（VL-BP）译码算法下,平均迭代次数有明显的降低。另外,对于置信度传播（BP）译码算法和VL-BP译码算法来说,设计的LDPC码具有更优的误码性能。     

TLP-LDPC: Three-Level Parallel FPGA Architecture for Fast Prototyping of LDPC Decoder Using High-Level Synthesis

Low-Density Parity-heck Codes (LDPC) with excellent error-correction capabilities have been widely used in both data communication and storage fields, to construct reliable cyber-physical systems that are resilient to real-world noises. Fast prototyping field-programmable gate array (FPGA)-based decoder is essential to achieve high decoding performance while accelerating the development process. This paper proposes a three-level parallel architecture, TLP-LDPC, to achieve high throughput by fully exploiting the characteristics of both LDPC and underlying hardware while effectively scaling to large-size FPGA platforms. The three-level parallel architecture contains a low-level decoding unit, a mid-level multi-unit decoding core, and a high-level multi-core decoder. The low-level decoding unit is a basic LDPC computation component that effectively combines the features of the LDPC algorithm and hardware with the specific structure (e.g., Look-Up-Table, LUT) of the FPGA and eliminates potential data conflicts. The mid-level decoding core integrates the input/output and multiple decoding units in a well-balancing pipelined fashion. The top-level multi-core architecture conveniently makes full use of board-level resources to improve the overall throughput. We develop an LDPC C++ code with dedicated pragmas and leverage HLS tools to implement the TLP-LDPC architecture. Experimental results show that TLP-LDPC achieves 9.63 Gbps end-to-end decoding throughput on a Xilinx Alveo U50 platform, 3.9x higher than existing HLS-based FPGA implementations.