Ⅱ 高速缓冲存贮器

本文详细地叙述了确立85型机存贮系统的高速度缓冲存贮器,它代表了85型机与360系统其它型机在基本结构上的独处之处。 讨论了高速缓冲存贮器的结构和操作,包括中央处理机所要数据的定位和恢复技巧。 叙述了确定采用高速缓冲存贮器所进行的内部性能研究,对选取的结构形态的性能和具有80毫微秒主存贮器的一台理论上的系统的性能做了比较。最后讨论并用图表示出了改变高速缓冲存贮器参数的结果。     

IBM 360-85型计算机的结构形态 Ⅰ总体结构

85型机的基本投计目的是,为360系统添加一台在各种工作范围内均能提供高性能的计算机。模拟研究表明,85型机将提供的内部性能平均提高3～4倍,其主存贮器的容量能扩充到4,000,000字节(bytes)。 本文从360系统的结构角度,论述85型机的主要元件,其中包括附加于该机的称之为cache的高速缓冲存贮器。 还简要地叙述了导致高速缓冲存贮器的采用,高速缓冲存贮器参数的选取,以及验证系统内部性能的模拟研究情况。     

采用分时总线和共用存贮器的多处理器系统

对于一个需要多样化计算和处理的实时系统,多处理器系统分布式应用是最合适的选择.本文从应用角度对该系统进行了研究。提出了系统结构,对分时总线和存取时间进行了分析、评估,并提出多处理器并行操作和通过共用存贮器进行数据、信息交换所必须的共用存贮器访问允许网络的硬件实现.系统仿真结果表明,这种以相同时钟运行的多处理器系统,共用存贮器和分时总线总会导致优于单处理器的改进.     

高性能LSI存贮器系统

已设计一种随机存取读/写存贮器系统,以满足高速存贮应用的多种需要。包括存贮器体系中的暂存存贮、控制存贮器和缓冲存贮器。基本产品是一种1024字×9位的存贮器卡片式扦件,取数时间为40nS,周期时间为80nS。它合并所有地址缓冲和译码、输出读放和输出互锁电路构成一个完整的功能存贮部件。特点包含每位6mW的低功耗,每平方英时200位     

80386DRAM存贮体的设计

一、前言80386 32位微处理器可与静态 RAM(SRAM)、动态 RAM(DRAM)和高速缓冲存贮系统进行接口。由于 DRAM 存贮器在访问和周期刷新之间需要预充时间,所以 DRAM 存贮器的数据传送速度往往要低于 SRAM 存贮器。然而 DRAM 存贮器具有以低价格构成大容量存贮系统的特点,因而得到了广泛的应用。     

用于RISC体系结构中的CACHE缓存设计与实现

一、前言 为了提高计算机系统的性能,结构设计者急待要解决的问题之一是使处理机与主存贮器在速度上实现匹配,以保证处理机接近“全速”工作。通常采用的方法是在处理机与主存之间插入一个高速缓冲存贮器——cache存贮器。cache存贮器是一个小容量、高速的缓冲器。它暂时     

存贮器系统

<正> 3.1 概述 DJS 186计算机采用高速缓冲存贮器来提高对中央处理机对主存系统的访问速率。从功     

高速缓冲存贮器的设计

近年来,高速缓冲存贮器(Cache)对计算机的系统结构产生了重大的影响,由于它的应用,大型慢速存贮器似能以高速缓存的速度操作,大大提高了系统的工作效率。Cache的效能基于这样的事实:当从存贮器的某个单元取得信息时,其附近的一些单元可能很快被访问,这就是所谓群集的信息。因此,使用高速缓冲器的系统是在假设使用群集信息的前提下,由硬设备控制,自     

高性能单片存贮器

本文包括三篇译文: (1)“高性能单片存贮器”——介绍IBM360/85系统等应用的高速双极缓冲存贮器的系统考虑、逻辑型式以及外围电路和使用情况。 (2)“64位平面双扩散存贮器芯片”——介绍上述存贮器所用的双极存贮芯片、工艺结构,布线图形和器件性能。 (3)“一种新型高性能双极单片存贮单元”——介绍上述存贮器阵列单元的电路原理、工艺图形设计及性能参数。     

超并行MIMD流水线式多机系统

超并行处理机系统有两个需要解决的瓶颈问题:1.多级互连网络的传输延迟;2.吞吐量.本文提出解决这两个瓶颈问题的新方案——由多级互连网络和存贮器组成的主存贮器充分利用流水线方式,以多股指令流流水线方式执行.就可以从根本上消除主存贮器的传输延迟,并配合使用高速缓冲存贮器消除吞吐量瓶颈.最后给出简要的模拟性能评价结果.     

双极型半导体存贮电路

<正> 近十年来,半导体集成电路得到迅速发展,集成电路存贮器作为计算机的重要部分的存贮部件,尽管还处于幼年时期,但已占有显赫的地位。在电路研制和系统应用的研究方面都得到人们十分注意。从高速缓冲存贮器到大容量的主存贮器都在逐步采用。其主要特点是速度快,工艺简单,便于生产的自动化,有利于减轻工人的劳动强度。随着大规模集成电路的研制和工艺的逐步成熟,高速度、低功耗、高密度的半导体存贮器,     

一个使用高速缓存进行指令调度的方案

一、引言 对于大型高速计算机系统的设计,我们总希望很快的取得指令和数据,这就必须解决高速部件(Cpu)和慢速部件(MM)之间的速度匹配问题。一般在Cpu和MM之间增加高速的、小容量不同类型的缓冲存贮器解决,使得尽可能少访问慢速、大容量而且远的主存贮器,而尽可能多的访问快速、小容量而且近的小存贮器(如图1)。     

MCM6605A L/L1/L2 MCM6605A P/P1/P2 MOS N沟硅栅4096位动态随机存取存贮器

MCM 6605A 是高速动态随机存取存贮器,具有高性能、低成本,适用于主存贮器、缓冲存贮器和外部存贮器。是按一位4096字编排的,这些存贮器是采用选择氧化 N 沟边硅栅工艺制造的,以使器件的速度、功耗、集成度达到最佳性能。除单个高电平时钟外,所有地址和控制输入是与 TTL 兼容的。全地址译码可作在芯片上,为了使用方便,可与地址寄存器结合起来。整个存贮器的更新是由连续循环通过地址 AO—A4(32周期)的周期完成的。每次最大更新时间是2.0毫秒。     

先行控制技术

为解决快速部件(处理机)和慢速部件(主存贮器)之间的速度匹配,HDS—9采用了先行控制技术。从系统结构角度看,先行控制部件(XK)好比在处理机和存贮器之间增加了一个信息缓冲站,高速处理机直接与它沟通,摆脱了慢速存贮器的束缚。这里介绍HDS—9有关操作数的先行控制技术。     

双处理幕后的结构

这些多处理器Pentium PC的设计注重实现的简单化及价格的低廉而牺牲了超一流的性能。它们没有为每个CPU提供单独的专用外部高速缓冲池而是公用一个高速缓存(见图)。 从性能观点出发,双向对称多处理系统中传统的高速缓存分离式设计更为高效,因为它允许各个CPU缓冲更多的数据和代码并且提供了更宽的频带。但是通过共享外部高速缓存,我们测评的这些双CPU系统的设计大大简化了。 最大的隐患在于高速缓冲内存有可能失去同步性,两个CPU操纵的数据将因此而不同。当一个CPU处理完一节数据后,共享高速缓存通过MESI(Modified,Exclusive,     

多处理器系统可扩展性的研究

随着高度集成的处理器和存储器芯片半导体工艺技术的高速发展,多处理器系统已成为设计并行计算机体系结构的关键技术。本文研究多处理器系统带宽、时延、成本和物理的可扩展性,分析多处理器系统扩展的关键技术,最后给出可扩展的多处理器系统设计方案,并指出其将来的研究方向。     

64位平面双扩散单片存贮器芯片

本文将描述集成电路工艺在存贮器应用中的成功开拓。 两片相同的64位三维组织的单片硅存贮器芯片焊接点朝下安装在一块标准组件上,如图1所示构成高速不破坏读出缓冲存贮器。每个存贮芯片工作时功耗为112毫瓦,并给出差动集电极输出2毫安的“1”信号,相应的噪音信号可忽略。不破坏读“1”信号延迟为7毫     

国外32位微机市场展望

正当各大半导体生产厂家和计算机生产厂家在激烈地争夺16位微机市场的同时,这些厂家也相继发表了自己的32位 VLSI 微处理机产品。目前有些型号已有成品可用,有些只是刚刚发表,而有些尚处在研制骱段。但无论如何,在计算机的超级市场上将出现一块瓶领地——32位微型机市场。Zilog 公司将用刚发表的Z80000单片32位微处理器投放市场,该芯片在设计上与 Motorola 公司的 MC68020类似,设置了片上高速缓冲存贮器 Cache,它不仅提供了指令缓冲存贮能力,而且对数据也提供缓冲,保证了流水线有充足的指令流和数据流。而 MC68020仅对指令提供缓冲存贮。Motorola 认为芯片中各部件均共享系统存贮器中的单拷贝数据,可以提高系统的可靠性。MC68020的实现既有 CMOS 工艺也有NMOS 工艺。Motorola 希望通过这种途径把 MC68020     

微程序计算机高速存贮器三态逻辑

引言 微程序计算机设计者一直采用固态随机存取存贮器作为缓冲存贮器和用只读存贮器来存贮微指令和程序常数。由于TTL(晶体管-晶体管逻辑)集成电路速度快,经常选用这种电路。 TTL器件阵列通常通过与总线连接来简化数据传送结构并使系统组件化。为此,采用     

光盘存贮器浅释

一、概述光盘存贮器是继磁盘存贮器之后一种新型的激光信息存贮器装置。它是根据磁盘高速随机存取技术和激光的高记录密度特性而研制的。光盘存贮器尽管与磁盘存贮器有很大的差别,但它能很简单地以现有的磁盘存贮系统的设计为基础来进行设计。