65nm三阱CMOS静态随机存储器多位翻转实验研究

利用4种不同线性能量转换值的重离子对一款65nm三阱CMOS静态随机存储器(SRAM)进行重离子垂直辐照实验,将多位翻转图形、位置和事件数与器件结构布局结合对器件单粒子翻转截面、单粒子事件截面及多位翻转机理进行深入分析。结果表明,单粒子事件截面大于单个存储单元内敏感结点面积,单粒子翻转截面远大于单个存储单元面积。多位翻转事件数和规模的显著增长导致单粒子翻转截面远大于单粒子事件截面,多位翻转成为SRAM单粒子翻转的主要来源。结合器件垂直阱隔离布局及横向寄生双极晶体管位置,分析得到多位翻转主要由PMOS和NMOS晶体管的双极效应引起,且NMOS晶体管的双极效应是器件发生多位翻转的主要原因。     

PDSOI SRAM单元的单粒子加固方法

通过MEDICI的二维器件模拟,提出不仅在正栅下的体区受到单粒子入射后释放电荷,漏极也可以在受到单粒子入射后释放干扰电荷。对SOI SRAM单元中器件的漏极掺杂浓度进行优化,可以减小漏极受到单粒子入射所释放的电荷。改进了SOI SRAM的单元结构,可以提高SRAM抗单粒子翻转（SEU）的能力。     

不同设计参数MOS器件的射线总剂量效应

采用非加固工艺，通过设计加固手段实现具有辐射容忍性能的器件，可使器件抗辐射加固成本大为降低。本工作研究商用标准0.6μm体硅CMOS工艺下不同设计参数的MOS晶体管的γ射线总剂量辐照特性。通过对MOS器件在不同偏置情况下的总剂量辐照实验，分别对比了不同宽长比（W/L）NMOS管和PMOS管的总剂量辐照特性。研究表明，总剂量辐照引起阈值电压的漂移量对NMOS及PMOS管的W/L均不敏感；总剂量辐照引起亚阈区漏电流的增加随NMOS管W/L的减小而增加。研究结果可为抗辐射CMOS集成电路设计中晶体管参数的选择提供参考。     

不同特征尺寸SRAM质子单粒子效应实验研究

利用中国原子能科学研究院100 MeV质子回旋加速器开展了一系列不同特征尺寸双数据速率（DDR）静态随机存储器（SRAM）单粒子效应实验研究。获得了不同能量、不同入射角度下3款SRAM的单粒子翻转（SEU）截面曲线。分析了入射质子能量及角度对不同特征尺寸SRAM的SEU饱和截面的影响和效应规律，并利用蒙特卡罗方法对65 nm SRAM SEU特性进行了模拟。研究结果表明：随特征尺寸的减小，SEU饱和截面会出现不同程度的降低，但降低程度会由于多单元翻转（MCU）的增多而变缓；随入射角度的增加，MCU规模及数量的增加导致器件截面增大；3款SRAM所采用的位交错技术并不能有效抑制多位翻转（MBU）的发生。     

基于概率统计的单粒子多单元翻转信息提取方法

航空航天电子系统对电子器件选型评估时需考虑器件的多单元翻转（MCU）情况,而MCU信息提取面临的最主要困难是缺少器件的版图信息。本文提出一种基于概率统计的单粒子MCU信息提取方法,其可在无版图信息条件下以较高精度提取单粒子翻转（SEU）实验数据中的MCU信息。该方法通过统计分析SEU实验数据中不同翻转地址间的按位异或和汉明距离以提取MCU模板,然后利用该模板提取MCU信息。采用一款位交错SRAM器件的重离子实验数据对上述方法进行了验证,结果表明,该方法能以较高的精度提取实验数据中的MCU信息。该方法可省去对器件进行逆向工程的时间和成本,提高科学研究和航空航天器件选型效率。     

基于概率统计的单粒子多单元翻转信息提取方法

航空航天电子系统对电子器件选型评估时需考虑器件的多单元翻转(MCU)情况,而MCU信息提取面临的最主要困难是缺少器件的版图信息。本文提出一种基于概率统计的单粒子MCU信息提取方法,其可在无版图信息条件下以较高精度提取单粒子翻转(SEU)实验数据中的MCU信息。该方法通过统计分析SEU实验数据中不同翻转地址间的按位异或和汉明距离以提取MCU模板,然后利用该模板提取MCU信息。采用一款位交错SRAM器件的重离子实验数据对上述方法进行了验证,结果表明,该方法能以较高的精度提取实验数据中的MCU信息。该方法可省去对器件进行逆向工程的时间和成本,提高科学研究和航空航天器件选型效率。     

核反应影响半导体器件单粒子翻转的Geant4仿真

利用MC工具Geant4研究核反应对于半导体器件单粒子翻转效应(SEU)的影响,构建了研究的一般方法。辐照过程中电学与核反应物理过程的作用决定器件中敏感单元产生的淀积电荷量的分布,核反应的物理过程对于沉积较高电荷量的贡献很大。此外,利用Geant4分析静态随机存储器(SRAM)敏感单元上的后段互连材料钨对于单粒子翻转的反应截面的影响,并进行了模拟仿真。模拟结果表明,钨层的存在会加重存储器件的单粒子翻转效应。     

离子径迹结构对SRAM单粒子翻转截面的影响

本文基于北京HI-13串列加速器的单粒子效应测试终端对0.15 μm工艺的SRAM进行了单粒子效应测试,再次验证了在截面曲线接近饱和区部分,高能离子翻转截面低于低能离子翻转截面的现象。采用Geant4对其进行模拟研究,结果表明,相同LET条件下高能离子可在较远处沉积能量,更易使同一存储单元内相邻的节点共享电荷发生单粒子翻转恢复而减小其单粒子翻转截面,而低能离子进行单粒子效应测试的结果相对保守。     

一种新型高抗辐照可配置SOI器件技术

本文介绍了一种新型的高抗辐照可配置SOI(configurable-SOI, CSOI)器件技术。CSOI器件在制备完成后，可以通过改变配置层电压，实现对总剂量辐照引起的性能退化进行补偿、对单粒子引起寄生晶体管放大进行抑制，从而提升器件的抗辐照性能。基于CSOI工艺，研制出了高抗辐照4kb SRAM验证芯片。辐照实验证实，该芯片的抗总剂量水平达到6 Mrad(Si)、单粒子翻转阈值大于118 (MeV·cm²)/mg,达到国际先进水平，有望应用于深空探测、核应急等极端领域。     

深亚微米SRAM器件单粒子效应的脉冲激光辐照试验研究

利用脉冲激光模拟试验装置对IDT公司0.13 μm工艺IDT71V416S SRAM的单粒子效应进行了试验研究。在3.3 V正常工作电压下,试验测量了单粒子翻转阈值和截面、单粒子闩锁阈值和闩锁电流及其与写入数据和工作状态的关系。单粒子翻转试验研究表明,该器件对翻转极敏感,测得的翻转阈值与重离子、质子试验结果符合较好;该器件对多位翻转较敏感,其中2位翻转占绝大部分且其所占比例随辐照激光能量增加而增大,这与重离子试验结果也一致。单粒子闩锁试验分析了闩锁效应的区域性特点,发现了器件闩锁电流呈微小增大的现象,即表现出单粒子微闩锁效应,分析了这种现象对传统的抗闩锁电路设计可能造成的影响。     

22 nm FDSOI工艺SRAM单粒子效应的重离子实验研究

针对22 nm全耗尽绝缘体上硅（FDSOI）工艺静态随机存储器（SRAM）开展了重离子实验,对比了不同加固设计的FDSOI SRAM的抗单粒子翻转（SEU）和多单元翻转（MCU）能力,分析了读写错误致存储阵列MCU的效应表征和作用机制,揭示了衬底偏置对FDSOI SRAM SEU敏感性的影响机理。研究结果表明：对5款被测FDSOI SRAM而言,抗SEU能力由弱到强依次为八管加固型SRAM2、冗余加固型SRAM1、双互锁结构（DICE）型SRAM3或SRAM4、双DICE型SRAM5;3款DICE型FDSOI SRAM的存储阵列自身抗MCU性能优于其他两款SRAM;虽然DICE型FDSOI SRAM的存储阵列自身抗MCU能力强,但读写错误致存储阵列MCU的影响不可忽略,且该影响随SRAM工作频率的提高愈加严重;衬底偏置通过对寄生双极放大效应的控制来影响FDSOI SRAM的SEU敏感性。     

A novel single event upset reversal in 40-nm bulk CMOS 6 T SRAM cells

In advanced technologies, single event upset reversal(SEUR) due to charge sharing can make the upset state of SRAM cells recover to their initial state, which can reduce the soft error for SRAMs in radiation environments. By using the full 3D TCAD simulations, this paper presents a new kind of SEUR triggered by the charge collection of the Off-PMOS and the delayed charge collection of the On-NMOS in commercial 40-nm 6 T SRAM cells. The simulation results show that the proposed SEUR can not occur at normal incidence,but can present easily at angular incidence. It is also found that the width of SET induced by this SEUR remains the same after linear energy transfer(LET) increases to a certain value. In addition, through analyzing the effect of the spacing, the adjacent transistors, the drain area, and some other dependent parameters on this new kind of SEUR, some methods are proposed to strengthen the recovery ability of SRAM cells.     

铁电存储器激光微束单粒子效应试验研究

利用脉冲激光微束单粒子效应(SEE)模拟装置,研究了铁电存储器(FRAM)工作频率对其单粒子翻转(SEU)的影响。研究结果表明,随工作频率的降低,被测器件SEU截面显著增大,且翻转是由外围电路引发的。被测芯片1→0翻转截面明显大于0→1翻转截面。对FRAM工作时序及不同芯片使能信号(CE)占空比下SEU截面的分析表明,频率降低导致的CE有效时间延长与SEU截面的增大有直接关系。本文同时开展了FRAM不同功能模块的单粒子锁定(SEL)敏感性试验,获得了相应的SEL阈值能量和饱和截面,并研究了静态和动态工作模式下由SEL引发的数据翻转情况,发现动态模式下被测器件更易受SEL影响而发生翻转。     

特征工艺尺寸对CMOS SRAM抗单粒子翻转性能的影响

采用TCAD工艺模拟工具按照等比例缩小规则构建了从亚微米到超深亚微米级7种不同特征尺寸的MOS晶体管,计算了由这些晶体管组成的静态随机存储器(SRAM)单粒子翻转的临界电荷Qcrit、LET阈值(LETth),建立了LETth与临界电荷之间的解析关系,研究了特征工艺尺寸对CMOS SRAM抗单粒子翻转性能的影响及原因。研究表明:随着特征尺寸的减小,SRAM单元单粒子翻转的临界电荷减小,电荷收集效率由于寄生双极晶体管效应而增加,造成LETth随特征尺寸缩小而迅速减小,CMOS SRAM抗单粒子翻转性能迅速降低。     

0.18 μm MOS差分对管总剂量失配效应研究

为明确深亚微米MOS差分对管在电离辐射环境下晶体管失配表征方法及损伤机理,本文针对0.18 μm NMOS、PMOS差分对管,进行了⁶⁰Co γ总剂量辐射效应研究。研究结果表明：与PMOS差分对管相比,NMOS差分对管对总剂量辐照更敏感,主要表现在：1) 辐照引起NMOS差分对管转移特征曲线失配增加;2) NMOS差分对管阈值电压失配随辐照总剂量的增加而增大;3) 栅极电流辐照后稍有增加,失配随栅极电压的增加而增大。而PMOS差分对管在整个辐照过程中,无论是曲线还是参数均未出现明显变化,且失配亦未随辐照总剂量的增加而增大。     

65 nm工艺SRAM低能质子单粒子翻转实验研究

基于北京HI-13串列加速器质子源及技术改进工作,获得2～15 MeV低能质子束流。针对商业级65 nm工艺4M×18 bit大容量随机静态存储器（SRAM）,开展了质子单粒子翻转实验研究。实验结果表明,低能质子通过直接电离机制可在存储器中引起显著的单粒子翻转,其翻转截面较核反应机制引起的翻转截面大2～3个数量级。结合实验数据分析了质子翻转机制、LET值及射程、临界电荷及空间软错误率等,分析结果表明,实验器件翻转临界电荷约为0.97 fC,而低能质子超过高能质子成为质子软错误率的主要贡献因素。     

Verification of SEU resistance in 65 nm high-performance SRAM with dual DICE interleaving and EDAC mitigation strategies

A dual double interlocked storage cell(DICE)interleaving layout static random-access memory(SRAM)is designed and manufactured based on 65 nm bulk com-plementary metal oxide semiconductor technology.The single event upset(SEU)cross sections of this memory are obtained via heavy ion irradiation with a linear energy transfer(LET)value ranging from 1.7 to 83.4 MeV/(mg/cm2).Experimental results show that the upset threshold(LETth)of a 4 KB block is approximately 6 MeV/(mg/cm2),which is much better than that of a standard unhardened SRAM with an identical technology node.A 1 KB block has a higher LETth of 25 MeV/(mg/cm2)owing to the use of the error detection and correction(EDAC)code.For a Ta ion irradiation test with the highest LET value(83.4 MeV/(mg/cm2)),the benefit of the EDAC code is reduced significantly because the multi-bit upset pro-portion in the SEU is increased remarkably.Compared with normal incident ions,the memory exhibits a higher SEU sensitivity in the tilt angle irradiation test.Moreover,the SEU cross section indicates a significant dependence on the data pattern.When comprehensively considering HSPICE simulation results and the sensitive area distri-butions of the DICE cell,it is shown that the data pattern dependence is primarily associated with the arrangement of sensitive transistor pairs in the layout.Finally,some sug-gestions are provided to further improve the radiation resistance of the memory.By implementing a particular design at the layout level,the SEU tolerance of the memory is improved significantly at a low area cost.Therefore,the designed 65 nm SRAM is suitable for electronic systems operating in serious radiation environments.