排序方式: 共有71条查询结果,搜索用时 281 毫秒
61.
基于LEON3的SOC平台设计与SPI嵌入 总被引:5,自引:4,他引:1
提出了一种基于LEON开源微处理器软核的SOC平台构建方案,并通过对软核的重新配置完成了平台的构建.为扩展平台功能,对其加载嵌入了SPI接口模块;完成了VHDL和Verilog定义的接口之间的互相匹配,通过写wrapper的方法将SPI接口转化为AMBA APB定义的标准类型,成功地实现了两者之间的互连.FPGA验证和GRMON扫描结果表明,此SOC构建方案可行,并且完整实现了其特征要求. 相似文献
62.
VLSI互联线的延时优化研究 总被引:3,自引:2,他引:1
首先对互连线模型进行了分析,介绍了插入缓冲器来减小长线延时的方法,然后通过具体计算分析了缓冲器插入的位置、数量,以及尺寸对连线延迟的影响,得出了理论上最理想的优化方案,并给出了结合实际物理设计的优化方案和算法.最后,对一条长互联线的延迟进行了仿真计算,结果证明所给出的算法可有效地减小延时. 相似文献
63.
提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper C?dOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态. 相似文献
64.
以一款基于TSMC 0.18μm工艺的MCU芯片WT20为例,采用设计规划的方法在原有的展平式设计中将ARM Cortex-M0处理器的核心部分分离出来,作为一个接口逻辑模型(ILM)进行设计,之后在整个设计的顶层调入设计好的接口逻辑模型,完成整个MCU芯片的物理设计。采用接口逻辑模型的分层次物理设计与原有的展平式物理设计相比,设计耗时显著缩短。此外,在新的物理设计中,穿过处理器核心部分的关键路径在时序方面也有了一定的改善,证明了接口逻辑模型在缩短设计耗时的同时可以保证时序的正确性。 相似文献
65.
67.
68.
69.
70.