片上一体化霍尔传感器的优化设计

设计了1款片上一体化霍尔传感器芯片.现有的霍尔传感器使用的采样保持电路需要用到较大电容,在芯片占用面积较大,并且传感器的灵敏度受供电电压波动影响较大,不利于芯片稳定工作.设计通过对原有锁存型霍尔传感器结构进行调整,用反馈式磁滞比较器取代的采样保持电路与施密特触发电路,来完成磁滞比较功能,在有效消除霍尔盘和运放失调电压的...     

可重构技术在相位式测距系统中的应用

介绍了基于可重构技术的某测距系统的设计方案，简要分析了相位式测距的原理，研究了可重构FPGA在系统中的应用方法。     

基于H~3MP-16多核处理器片上软件优化

概述了本项目组自主研发设计的H3MP-16多核处理器演示系统软硬件架构,并基于这一特定的系统平台,完成了两幅图像渐入渐出的Fade in Fade out算法。为了满足系统的实时性要求,讨论了针对该算法的一些优化方法,实现了基于NoC的层次化多核处理器系统片上软件效率的提高,使得演示系统取得了满意的演示效果。     

基于GLOBALFOUNDRIES 0.18μmBCDliteTM工艺的微型CMOS五电极垂直型霍尔器件的研究

为了解决五电极垂直型霍尔器件（5CVHD）电流灵敏度较低以及器件流片迭代周期较长、成本较高的问题,基于GLOBALFOUNDRIES 0.18μmBCDliteTM工艺在有限元分析软件COMSOL中进行器件结构设计和仿真,研究器件结构和工艺参数对5CVHD性能的影响,并且选取代表性参数进行流片与测试。通过仿真和流片实测发现,减小电极长度(w)和探测电极与中间偏置电极距离(d2),增加器件长度(l)以及添加一层P型覆盖层有助于提高5CVHD的性能,当有源区深度为7μm时,2.5μm厚度的P型覆盖层能够改善5CVHD的性能。     

基于Socket的多核处理器测试系统

针对H3MP-16多核处理器,设计一套用于测试其性能的流媒体演示系统。介绍处理器的硬件体系,阐述测试系统的结构和功能,给出流媒体软件设计方案。该流媒体演示系统通过使用原始套接字进行数据包收发,实现FFMPEG的在线传输与同步播放,并能对丢包率进行统计,对播放速率和效果进行调节,从而为多核处理器提供了一个良好的测试和演示平台。     

3D NoC网络架构设计

在三维片上网络(3D NoC)设计中,层与层之间通信机制的优劣将影响整个3D NoC系统的性能。为此,在GEMS仿真平台基础上,提出一种低硬件资源消耗、高性能的总线架构,改进路由设计,构造基于总线的3D NoC的路由器。实验结果表明,该架构可提高常见算法的加速比,改善系统的整体性能。     

一种面向基于闪存的脉冲卷积神经网络的模拟神经元电路

该文面向基于闪存(Flash)的脉冲卷积神经网络(SCNN)提出一种积分发放(IF)型模拟神经元电路,该电路实现了位线电压箝位、电流读出减法和积分发放功能。为解决低电流读出速度较慢的问题,该文设计一种通过增加旁路电流大幅提高电流读出范围和读出速度的方法;针对传统模拟神经元复位方案造成的阵列信息丢失问题,提出一种固定泄放阈值电压的脉冲神经元复位方案,提高了阵列电流信息的完整性和神经网络的精度。基于55 nm 互补金属氧化物半导体(CMOS)工艺对电路进行设计并流片。后仿结果表明,在20 μA电流输出时,读出速度提高了100%,在0 μA电流输出时,读出速度提升了263.6%,神经元电路工作状态良好。测试结果表明,在0～20 μA电流输出范围内,箝位电压误差小于0.2 mV,波动范围小于0.4 mV,电流读出减法线性度可达到99.9%。为了研究所提模拟神经元电路的性能,分别通过LeNet和AlexNet对MNIST和CIFAR-10数据集进行识别准确率测试,结果表明,神经网络识别准确率分别提升了1.4%和38.8%。     

基于LabVIEW的电路板信号检测系统

以LabVIEW图形化程序设计语言为平台,成功地将PXI和GPIB总线技术应用于电路板信号检测。同时借助CPLD的可编程功能生成大量工作信号,逼真地模拟了电路板的工作状态。数据库的成功运用也为系统的完善提供了强有力的保障。     

基于单片机系统采用DMA块传输方式实现高速数据采集

介绍一种基于单片机系统设计的DMA硬件电路,以字块传输方式与高速A／D接口。结合在数字式磁通表设计中的应用给出其硬件软件设计方案实例。     

基于虚拟仪器的短波电台自动测试系统

本自动测试系统是虚拟仪器技术的一种具体实现,研究开发某型军用短波自适应跳频电台的自动测试平台.采用计算机控制的主控信号产生电路,以及PCI总线测试卡,在Windows环境下的数据库编程技术,将专家的测试维修经验集中起来生成故障诊断知识库,并由推理机实现具体的诊断过程,为该型装备的维修保障提供了一个平台.