多点数高精度低存储的FFT处理器设计

提出了一种新的基于基23算法单路径反馈流水线结构的FFT处理器.通过对数据通路的动态调整,解除了变换点数必须是8的幂次的限制,可高效实现任意2n点的FFT/IFFT变换.并将自定义浮点格式引入流水线,同时在流水线输入端添加预处理单元,在不引入过多逻辑的情况下,有效的提高了FFT的变换精度,同时存储器的使用量降低10%.     

解决CPU流水线冲突技术的设计与实现

流水线是制造高性能CPU的关键技术,目前许多学者研究在FPGA上实现具有流水线结构MIPS CPU,但是在解决流水线冲突上只是通过简单的停顿流水线实现.描述一种较为通用的具有五级流水线的MIPS CPU结构以及其中可能发生的流水线冲突,在此基础上详细介绍解决流水线冲突的技术--数据旁路以及动态分支预测在MIPS CPU中的设计和实现,最后通过一段指令序列进行仿真验证,解决流水线冲突的技术减少指令执行所需要的时钟周期数.     

一种适合流水线结构的改进FIOS模乘算法研究

SOS、CIOS、FIOS、FIPS、CIHS是Montgomery模乘算法的5个基本实现方法,其中CIOS方法一直被认为是综合最优的算法。但已经有人提出了一种改进的IFIOS算法,并用实验证明其比常用的CIOS算法有优势。首先分析了CIOS、FIOS和IFIOS实现方法,通过进位单元的重复利用和减少存储单元,提出了一种改进的IIFIOS算法。然后根据IIFIOS算法的流程,让前后两个部分并行执行,提出了适合流水线结构的改进。最后,实验结果和理论分析表明,IIFIOS软件算法有效提升了算法性能,并指出其在硬件实现上也具有一定优势。     

基于ROM结构的直接数字频率合成器ASIC设计

完成了一种基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS)的ASIC设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchison相交分离法的改进压缩算法,压缩率达到49倍,降低了芯片的功耗和面积。基于SMIC 0.18μm CMOS工艺库完成了后端物理设计和后仿真。该DDS功耗低,面积小,频率分辨率高,可作为高质量的信号源应用于4G移动通信中。     

FPGA实现高速FIR滤波器设计

介绍一种FIR滤波器的FPGA实现方法，该方法以分布式算法为基本原理，详细设计了FPGA上查找表的划分、流水线结构的设计、采样及系统时序的控制等。并阐述了系统采样频率与主时钟以及系统资源消耗之间的关系。     

高速FIR滤波器的流水线结构

通过一个13阶线性相位的平方根升余弦滚降FIR数字滤波器的结构设计，介绍了如何应用流水线技术来设计高速FIR滤波器。考虑到FPGA的容量问题，对采用流水线技术之后的FIR滤波器占用的硬件资源进行了分析，得出一些结论。     

一种低复杂度的通用FFT处理器

利用R22SDF算法的低复杂度的特点,在其基础上演变出一种通用的FFT算法.该方法可适用于所有的2n点FFT运算.该算法采用流水线结构,以满足数据实时性处理的要求.     

空间用CORDIC处理器的结构级设计方法

文章分析了CORDIC处理器的各种结构。给出了如何在电路结构级根据具体设计要求对面积、时间和吞吐量等性能进行折衷的设计方法，并用该方法设计实现了面向空间应用、符合IEEE-754单精度标准、采用粒度为2的流水结构的高性能CORDIC处理器。该设计方法对CORDIC处理器的电路结构级设计有重要的指导和借鉴意义。     

DDS流水线结构的改进

分析了DDS中流水线结构及输入数据在其中移动的特点，提出了一种DDS流水线结构的改进方案，给出了实现的方法并作了仿真，分析了对DDS电路性能的改进方案。     

基于FPGA的IRIG-B(DC)码解码

IRIG-B(DC)时间码(简称B码)是国际通用时间格式码,广泛应用于各种系统的时间同步。本文给出了基于FPGA的IRIG-B(DC)标准时间码解码设计。详细介绍了IRIG-B码及其解码原理,以及采用FPGA实现解码的方法。