集成电路设计平台构建与实验教学探索

本文基于校园局域网,利用远程登录工具,构建并优化了集成电路设计环境的网络平台,不仅有效缓解了实验室资源不足的问题,实现了资源共享;还进一步完善了集成电路实验教学体系,使学生对集成电路设计有一个全面综合的认识,使其解决具体问题的能力得到提高。     

SOI LDMOS晶体管耐压结构的研究

SOI技术已经成功的应用到功率集成电路中,而击穿电压是功率器件一个重要的参数.本文对SOI LDMOS的击穿电压进行了分析,介绍了目前国内外几种典型的提高击穿电压的结构,较为详细的分析了RESURF原理的应用.     

一种高性能CMOS带隙电压基准源设计

本文在对传统CMOS带隙电压基准电路的分析上,综合一阶温度补偿,电流反馈和电阻二次分压的技术整个电路采用CHARTER 0.35um CMOS工艺实现,采用MentorGraphics的Eldo工具进行仿真,结果表明该电路具有低温度系数和高电源抑制比.     

全耗尽SOI LDMOS阈值电压的解析模型

通过准二维的方法,求出了全耗尽SOILDMOS晶体管沟道耗尽区电势分布的表达式,并建立了相应的阈值电压模型。将计算结果与二维半导体器件模拟软件MEDICI的模拟结果相比较,两者误差较小,证明了本模型的正确性。从模型中可以容易地分析阈值电压与沟道浓度、长度、SOI硅膜层厚度以及栅氧化层厚度的关系,并且发现ΔVth与背栅压的大小无关。     

射频收发系统中VCO的分析与设计

针对目前通讯系统中数据高传输率和低误码率对于系统中各部分的较高要求,设计了一种采用谐波滤除电阻技术降低相位噪声和功耗的交叉耦合互补结构的VCO(压控振荡器).采用Chartered 0.35 μm CMOS工艺在Mentor Graphics Eldo-RF环境下对电路进行仿真设计,仿真结果表明此振荡器在1 mA工作电流下,在4.0 GHz处达到-118.4 dBc/Hz@1 MHz的相位噪声,功耗仅为1.83 mW,其性能满足当今射频通讯系统的基本要求.     

N阱掺杂对PMOS管的SET效应影响研究

基于Synopsys公司的3D-TCAD器件仿真软件,在65 nm体硅CMOS工艺下研究了场效应晶体管(FET)抗辐射性能与工艺参数的关系,分析了N阱掺杂对单管PMOS单粒子瞬态脉冲(SET)效应的影响。针对PMOS管SET电流的各组分进行了分析,讨论了粒子轰击后器件各端口电流的变化情况。研究结果表明,增大N阱掺杂浓度能有效降低衬底空穴收集量,提升N阱电势,抑制寄生双极放大效应,减少SET脉冲宽度。该研究结果对从工艺角度提升PMOS器件的抗辐射性能有指导意义。     

一种用于PLL的新型电荷泵结构

本文设计了一种适用于PLL的新型电荷泵电路,将MOS开关置于源极,抑制电荷共享和电荷注入,并且采用可调节共源共栅结构增大输出阻抗,用于抑制电流失配。同时该电路具有结构简单、功耗低、充放电速度快等特点。采用Charter 0．35μm CMOS工艺模型,Mentor Graphics公司的Eldo进行仿真,在电荷泵输出电压范围为0．5～2．8V内,充放电电流匹配良好。     

高压功率LDMOS的场极板击穿电压分析

提高 LDMOS的一个关键步骤是加场极板以降低其表面击穿电压。文中分析了加场极板后的 LDMOS击穿电压模式 ,指出了场极板的分压作用和场极板边界的影响 ,得到了其击穿电压的计算公式并用实验验证了公式的正确性     

一种优化低电压SRAM灵敏放大器时序的4T双复制位线延迟技术

提出一种减少SRAM存取时间的4T双复制位线延迟技术.该技术主要降低灵敏放大器使能信号的时序变化.该设计通过增加另外一根复制位线并提出一种新的4T复制单元,以优化低电压SRAM灵敏放大器的时序.TSMC 65nm工艺仿真结果表明,在0.6V电源电压下,与传统复制位线设计相比,该技术的灵敏放大器使能信号时序的标准偏差降低30.8%,其读周期减少12.3%.除此之外,由于4T复制单元的MOS管数与传统复制单元相比降低1/3,减小了整体面积开销.     

基于65nm工艺数字IC物理设计中信号串扰的预防

数字集成电路的不断发展和制造工艺的不断进步,使得物理设计面临着越来越多的挑战.特征尺寸的减小,使得后端设计过程中解决信号完整性问题是越来越重要.互连线间的串扰就是其中的一个,所以在后端设计的流程中,对串扰的预防作用也显得尤为重要.本文就TSMC 65nm工艺下,根据具体的设计模块,探索物理设计流程中如何才能更好的预防串扰对芯片时序的影响.