一种红外焦平面片上模数转换电路的设计

文章介绍了一种基于一阶Sigma-Delta（∑-△）过采样算法的红外焦平面片上模数转换电路的设计。片上模数转换电路是红外焦平面CMOS数字读出电路芯片的关键，需要综合考虑芯片的功耗、面积和速度要求来选择实现算法。文中首先回顾了红外焦平面片上模数转换电路的研究发展，然后阐述了一阶∑-△过采样ADC算法的原理，详细分析了实现算法的一种调制器电路结构和数字抽取滤波器结构，最后给出了一阶∑-△过采样ADC电路的仿真结果，显示精度10位，调制器模拟电路功耗约为15μw，并进行了误差分析。     

一种模数转换器的采样保持/增益减法电路设计

文章介绍了一种适用于算法型流水线模数转换器（Pipeline ADC）的CMOS全差分采样保持／减法增益电路的设计。该电路的工作电压为3V，在70MHz的采样频率下可达到10位以上的精度：调节型共源共栅运算放大器可在不增加更多的级联器件的情况下就可以获得很高的增益及很大的输出阻抗：专为算法型模数转换器设计的采样保持／增益减法电路通过时序控制可实现校准状态和正常转换状态的转换：通过底极板采样技术和虚拟器件有效地消除了电荷注入及时钟馈通。最后用HSPICE仿真，证明其适用于10bit及以上精度的算法型流水线模数转换器。     

采用相邻采样求和的突发模式相位插值型CDR

提出了一种具有良好抑制输入数据抖动性能的突发模式相位插值型时钟数据恢复电路。在传统相位插值型电路结构的基础上,在采样保持电路与相位插值电路之间加入一级求和电路,理论分析和仿真结果表明,恢复时钟相位变化受输入数据抖动的影响明显减小。电路基于1.1 V SMIC 40 nm 1P8M CMOS工艺搭建,其数据率为6.25 Gb/s,消耗功耗为6.7 mW,版图面积为0.35 mm²。     

机载偏振成像系统的数据采集

介绍了机载偏振成像系统中的3路CCD相机同步控制PCI图像采集卡的工作原理，详细阐述了图像数据采集系统的硬件结构设计和图像采集卡的驱动编程方法，介绍了为实现高速图像数据传输需求所采用的DMA、多线程和双缓冲技术。本系统实现了Windows2000操作系统下同步控制3路CCD相机，以20MB／s数据率完成高速数据的传输与存储。     

FPGA和USB2.0双工接口设计

为了实现FPGA与USB2.0之间稳定快速的数据传输,该设计利用USB2.0接口芯片CY7C68013的Slave FIFO模式,采用时分复用的方法设计了一种双向数据接口。在FPGA端,持续把从USB OUT FIFO读出的数据回写到USB IN FIFO,以实现系统的自环测试。该设计已被应用到超宽带(UWB)无线系统中,结果表明本接口工作稳定,数据传输准确,平均速率12Mb/s。     

无MCU的USB2.0设备控制器IP设计与验证

实现了一种无需MCU的USB2.0设备控制器IP核.使用硬件电路代替传统单片机实现的MCU和固件功能,支持高速(480 Mb/s)和全速(12 Mb/s)传输.所设计的IP核在FPGA上经过了验证,结果表明它可以作为独立的模块用于SoC系统中.     

基于光谱分类的超光谱数据压缩方法

提出了一种基于光谱分类的超光谱图像数据压缩新方法：通过光谱分类把原先的三维遥感图像数据转化为一个分类表和一个光谱表,实现数据压缩。由于光谱分类的精度直接影响压缩和恢复图像的效果,重点比较和研究了三种光谱分类的方法：最大值法,欧氏距离法和小波变换法。实验证明：图像经小波变换法分类压缩后的重建效果最佳,但耗费时间最多;欧氏距离法的重建效果比小波变换法要差一些,所用时间比小波变换法要少的多;最大值法的效果最差,但耗费时间最少。     

基于概率分布估计算法的进化规划码书设计算法

提出一种以最近邻划分变异为搜索策略,并以EP(进化规划)与EDA(概率密度估计算法)相结合的混合进化方法作为搜索引擎的新型码书设计算法.在最近邻划分上,引入最近邻划分控制因子作为进化算法的染色体表示,实现最近邻划分变异,从而改变质心运动轨迹.染色体与矢量同维,编码空间相对较小,并且进化操作易于控制和实现.在混合进化方法中,EDA为EP提供了最优个体的搜索方向,加速了算法的收敛速度.实验结果表明该方法是能有效提高码书性能的一种优化方法.     

一种低功耗高频小数频率综合器

采用SMIC 180 nm CMOS工艺,设计了一款用于脉冲超宽带系统的锁相环型小数频率综合器。使用闪烁噪声抑制技术、感性峰化技术和动态反馈技术,分别对正交压控振荡器、预分频器以及电荷泵的性能进行了优化。测试结果表明,该频率综合器芯片能稳定工作在7.45 GHz,功耗为27 mW,带内和带外1 MHz处相位噪声分别为－70 dBc/Hz和－111.3 dBc/Hz。     

一种用于产生多相时钟的延时锁定环

分析并实现了一种用于产生多相时钟的延时锁定环电路。利用重复延时线和周期检测器,避免了复位信号和错误锁定的问题;采用信号路径对称的鉴相器,减小了抖动;使用电流舵技术,提高了电荷泵的开关速度。基于SMIC 0.18μm CMOS工艺,实现了一种产生32相时钟的延时锁定环,芯片核心尺寸为0.7mm×0.55mm,参考时钟频率范围为20~150MHz。仿真结果显示,在输入参考时钟频率为60MHz时,最长锁定时间为1.9μs,抖动为1ps,1.8V电源电压下的功耗为31.5mW。