基于上下文预测算法的位平面解码器VLSI设计

位平面解码器作为JPEG2000解码系统中算法复杂、运算量最大的组件,限制了解码器的工作效率,为此,以下提出了一种上下文预测算法,并将该算法与基于组的像素点跳跃算法混合使用,实现了数据处理的流水线操作,提高了位平面解码器的工作速度.并采用Verilog HDL硬件描述语言进行了RTL级描述,经过功能仿真和DC综合,最高工作频率可达100MHz,内嵌到JPEG2000解码器系统中,可满足图像实时解码的要求.     

一种异构型的双核SOC平台

从互连结构、存储空间分配、启动模式以及双核通信机制方面介绍了一种异构型双核SOC平台的体系结构。软硬件协同验证和FPGA原型验证表明系统功能正确,用SMIC 0.18μmCMOS工艺进行逻辑综合,并完成了门级功能及时序验证。     

不确定分布式时滞系统的鲁棒H∞状态反馈控制

针对一类不确定分布式时滞系统的鲁棒H∞控制问题，采用线性矩阵不等式的方法通过选择适当的lyapunov函数，得到了自治系统的鲁棒渐进稳定的充分条件。推导出了闭环系统鲁棒渐近稳定的充分条件，并设计了无记忆性H∞状态反馈控制器，使得对于所有允许的不确定性，闭环系统鲁棒渐近稳定且具有给定的H∞性能指标。给出了控制器存在时滞相关的充分条件，且控制器参数能够通过求解线性矩阵不等式得到，对于一个高阶的数值仿真系统，通过对线性矩阵不等式的求解可以得到最优H∞性能指标，及相应不等式的解。仿真证明了该设计方案的有效性。     

适用于高机动性星敏感器的星像坐标提取方法

提出了一种有效的星像坐标提取方法,该方法根据星像拖尾的特点,通过对拖尾星像进行预处理使之接近理想的星像特征,然后采用重心算法提取其星像坐标.仿真结果表明该方法提取的星像坐标误差比直接采用重心算法提取的星像坐标误差明显减少,从而提高了星敏感器的精度和机动性.     

基于ARCA3 CPU的嵌入式SoC的FPGA原型验证

基于FPGA的验证是SoC功能验证的有效途径,建立一个基于FPGA的原型验证系统已成为SoC验证的重要方法.ARCA3是一种高性能、低功耗,国产的嵌入式微处理器.在ARCA3和AMBA架构上集成存储器控制器等IP核和外设,构建一个嵌入式SoC,并在FPGA上实现SoC的原型验证系统和软硬件协同验证环境.在FPGA原型机上运行Bootloader和操作系统,验证整个系统硬件的可操作性和软硬件之间的交互.基于FPGA的原型验证系统的实现可以快速验证基于ARCA3的各种抽象层次的IP核和开发基于ARCA3的软件应用.     

JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现

为满足JPEG2000编码器的硬件实现需求,针对其中最为复杂和耗时的Tier-1编码器,提出了一种高效的硬件实现结构.该结构采用通道并行的位平面编码器,并且在通道内部采用基于列的点跳跃算法,提升了位平面的编码速度.同时,MQ编码器与位平面编码器配合,引入5级动态流水结构,进一步提高编码效率.FPGA验证结果表明,运用该结构的Tier-1编码器,在提高70%编码效率的同时只增加了18.2%的硬件开销,取得了令人满意的结果.     

数字化混沌系统的仿真研究

通过计算机仿真得到了两个数字化混沌系统在不同精度时的周期.通过对最大周期的统计分析,得到了一组比较有规律、有意义的统计量.文中将这些统计量的均值称为"最大周期因子",它反映了数字化混沌系统最大周期与整个状态空间的比值.利用最大周期因子,可以大致计算在任意精度时混沌系统所能达到的最大周期.     

一类4阶常微分方程系统边值问题正解的存在性

用一种较简单的方法建立了一类4阶常微分方程系统边值问题正解的存在性结果,对非线性项只要求其满足局部条件.     

Lilac SoC的FPGA实现

简要介绍了用FPCA实现Lilac SoC设计的意义以及该BoC系统的组成，在此基础上详述了整个FPGA实现流程，给出了流程中关于综合与实现约束问题的描述，并给出了FPCA对系统的验证结果分析。     

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 ,可用于高速数字通信系统如DTV或HDTV等场合中