PLBMAP:高性能通用FPGA可编程逻辑块映射算法

研究了一种低复杂度、高利用率、高性能的通用FPGA逻辑块映射算法,基本思想包括为降低算法复杂度而提出的将组合电路与时序电路分开映射、对逻辑单元分层;引入匹配度系数以提高逻辑单元的利用率,从而在算法的性能和速度两方面均得到了较好的突破:平均性能比现存通用映射算法提高了12.59%,平均运行时间可以降低102～103倍.     

最小环最大化的FPGA布线资源结构设计方法

为了提高FPGA布线资源的灵活性,提出一种通过扩大布线资源图的最小环来设计布线资源的方法.首先分析了布线资源图的最小环大小和布线资源中信号传播灵活性的关系,并通过调整布线资源中线网的连接结构来扩大该最小环.采用该方法设计了一种新的开关盒结构——最小环最大化(MLM)开关盒.实验数据表明,MLM开关盒与4种学术上典型的开关盒结构——Disjoint,Universal,Wilton和JSB相比,在时序上处于平均水平,而布通率分别提高了17.7%,8.0%,2.4%和2.2%.     

时序功能块的提取

介绍了基于功能块提取器（ＤＬＦＥ）工具的时序功能块提取工具和方法。整套工具用于从版图中构造层次化电路,以利于电路的验证和理解。时序功能块提取通过时序功能块的普遍特征来定位时序功能块,避免了手工定位的盲目性,大大加快了构造层次化电路的速度。实验证明,工具对时序模块的提取是十分有效的。     

二维离散小波变换的可重配置VLSI架构

设计一种二维离散小波变换的可重配置VLSI架构。根据二维图像处理中数据量大、芯片面积主要由片上的SRAM存储器决定的特点,提出使用单13SRAM的内存优化技术,在偶数周期,源数据由片上RAM读出,计算结果存在寄存器组中,在奇数周期,源数据由寄存器组读出,计算结果存放在RAM中。该方法较传统的双口SRAM实现节省了约56％的芯片面积。以此为基础,提出一种改进的基于图像块的扫描方式,使模块之间的数据传输性能相比于通常的基于行的实现方式提高了20％。     

层次式布线资源FPGA连线开关的设计

提出了一种层次式布线资源FPGA连线开关的设计方法,采用迷宫算法,对连线开关的结构进行了分析.针对连线连接盒CB(connection box),提出了较为节省芯片面积的半连通结构;针对连线开关盒SB(switch box),在给出连通度fs概念后,提出了使SB连通能力达到最大值的设计方法,并通过数学推导予以证明.应用这种设计方法,设计了一种fs＝3的SB;成功地实现了采用这种结构的SB和半连通CB作为连线开关的FPGA芯片FDP-100K.该芯片在电路布通率和芯片面积方面取得了较好的平衡结果.     

用一个初始状态生成伪帘尽测试集

本文给出了一种适合于级敏扫描方法（ＬＳＳＤ）的伪穷尽测试集成生成方法。通过测试码生成电路中增加状态跳变控制电路，使得只需要一个初状态就可生成整个伪穷尽测试集。由于这个特点，消除和必须在ＲＯＭ中存储多个初始状态的要求，从而简化了测试控制电路及测试过程。     

适用于数字电路的通用多块划分算法

本文提出了一个通用数字电路的多块划分的算法。该算法能适用于不同的优化目标函数。我们在基于组迁移算法线模型基础上，在费用函数中引进一个有效的离散罚函数以考虑单元移动的潜在增益，使新算法较原来的Ｆ－Ｍ算法有较大的提高，同时还一定程度上减少了组迁移算法所固的漂移性。     

IC－CAD框架环境系统ICSDE／HP的数据管理模型

本文介绍了一种支持ＩＣ－ＣＡＤ软件工具开发及系统集成的集成化框架环境ＩＣＳＤＥ／ＨＰ系统的数据管理方式。通过对数据管理系统的描述，讨论了ＩＣＳＤＥ／ＨＰ系统中数据存放库的模型、库中数据存放的方式、数据的版本控制、数据的存取权限、数据的回溯及多用户设计中并行数据的管理。     

一种适于数据通路应用的高性能可编辑逻辑单元

本文提出了一种适于数据通路应用的快速可编辑逻辑单元。该单元采用功能增强的MUX结构，在配置为异或-同或-多路选择器（XOR-XNOR-MUX）结果时，只用一个单元的开销就可实现一位全加器、基本乘法单元等适于数据通路应用的功能。该单元还能实现全部3输入逻辑和部分4～7输入逻辑，也是一种满足通用逻辑应用的结构。这种单元的组合逻辑部分只采用了3个2选1多路选择器（2:1MUX）和两个功能增强的输入可反相编辑的多路选择器（2:1 EMUX），有效地节省面积和提高了速度。HSPICE模拟分析表明，在5V、0.6um工艺条件下，该单元的最大时延小于0.6ms，进位时延小于0.1ns，其性能、速度和面积优势非常明显。