Using AT89C52 to Design Disorder Keyboard

针对传统密码键盘的安全性差的缺点，在传统密码键盘的基础上，设计了一种乱序密码输入键盘，增加了新的功能和特性．一方面在键盘数字按键上增加了数码管来显示0至9十个数字，且设计了随机数产生软件实现了随机变位，另一方面在按键上面贴一层特殊的透光材料。使视线具有一定的视角限制，在一定角度之外的人不能看到键盘上的数字。即使他人看到用户所按的键位，由于密码输入完毕后，键位又会重新打乱顺序，因此用户可以安全放心地在键盘前输入密码，不必担心别人通过拍摄或观察人的手型等方法来获取密码，从而大大提高了密码输入的安全性，杜绝了金融领域相关的犯罪现象。     

基于DSP变频器的抗电磁干扰

基于DSP变频器抗电磁干扰,其硬件含接口电路、总线、印制电路板抗干扰措施及功率输出电磁兼容设计.软件抗干扰则包括利用陷阱防止干扰造成的乱序现象扩展,利用时间冗余屏蔽干扰信号,及特定编码容错、指令冗余、标志法及数字滤波等技术.     

蜂窝重叠情况下移动IP切换延时分析

从理论上首次对移动 IP 切换过程中的切换延时和乱序分组进行了建模和分析,分别得到了各自的概率分布公式。并且根据这个结果,优化了重叠区域的半径。结果表明:本模型准确地描述了移动 IP 的切换行为,它对于评价移动 IP 的切换性能非常有用。     

基于过程模型约束的轨迹乱序事件修复方法

日志的完备性一直是备受关注的问题,系统错误或者人为干预的影响常常会导致系统日志中的时间信息存在错误,使得日志活动之间的次序发生错位,影响后续日志分析流程.此外,现有日志修复方法在处理此类问题时,修复精度和修复效率方面有所不足.由此,提出一种基于A*算法的乱序轨迹修复方法,该方法基于模型约束,通过调整日志中活动之间的位置,可获得一个无乱序问题的最优修复结果,并利用模型分解和日志活动重放技术,有效提升了修复方法的修复效率.实验结果证明,该方法能够有效地对不同类型的乱序日志进行修复,获得了良好的性能表现.     

华为欲拓展海外发达国家市场

菲律宾运营商Sun Cellular向华为递交了一份价值2亿美元的扩容协议订单。依据该份订单，华为将为其扩建约700个移动通信基站。     

基于密钥矩阵序列的视频乱序加密方法*

提出RMSP(Random Matrix Sequence Permutation)方法,同时完成帧内宏块(MacroBlock,MB )之间、块内VLC(Variable Length Coding)码字之间双重互补的乱序加密,并利用随机序列生成随机乱序密钥矩阵序列,供每帧和每块依次用不重复的密钥矩阵对MB和VLC码字乱序。RMSP方法完全保持编码格式和压缩率,具有对应序列密码的抗攻击能力且明文信息完全隐藏的特点,速度快约四倍,适用于MPEG、H.26x及JPEG等主流编码信号加密,可制作单独模块。     

IPSec协议中潜在的隐蔽信道问题研究

分析了IPSec协议中可能存在的安全问题,指出其原因是由于IPSec反重放服务中使用了递增序列号所致,并据此提出了基于IPSec数据包排列顺序来携带隐蔽信息的隐蔽信道模型,同时针对实际网络环境中可能出现的乱序和丢包的情况对该隐蔽信道模型的实用价值做了评估,最后给出了防治该类型隐蔽信道的整体解决方案.     

交替活跃模式网络数据转发调节机制

提出了适用于具有交替活跃模式的部分连接网络的数据转发调节机制。延迟转发对于部分连接的网络是适用的，给出了延迟转发方式中的等待时间估计方法，通过基于状态机的自适应发送窗口调节方法，根据邻居的交替特征预测节点维持活跃状态的概率，调整转发包的速率，有效地减少了由于节点状态交替变化导致的丢包现象。网络仿真结果表明，该方法能够显著提高包递交率，并降低端到端延迟。     

一种非乱序存储的数据交织加固技术

存储加固引入交织可以提高存储可靠性。交织可以把原始数据序列打乱,减弱交织前后数据序列的相关性,从而降低数据多连续位错误对存储的影响,有利于提高系统纠错能力。由于将原始数据打乱,交织也带来了存储数据信息乱序的问题,从而影响硬件调试时的数据访问,降低了调试效率。针对交织带来的存储信息乱序这一问题,提出了一种非乱序存储的数据交织加固技术,通过改进原来的交织编解码问题,将交织融入编解码模块来解决存储信息乱序问题。最后的验证结果表明,该技术不但能充分利用交织的优势,纠正连续多位错误,还能保证存储数据顺序与原始数据顺序相同。     

嵌入式RISC-V乱序执行处理器的研究与设计

为满足嵌入式设备小面积高性能的需求,设计一种基于开源RISC-V指令集的32位可综合乱序处理器。处理器包括分支预测、相关性处理等关键技术,支持RISC-V基本整数运算、乘除法以及压缩指令集。采用具有顺序单发射、乱序执行、乱序写回等特性的三级流水线结构,运用哈佛体系结构及AHB总线协议,可满足并行访问指令与数据的需求。在Artix-7（XC7A35T-L1CSG324I）FPGA开发板上以50 MHz时钟频率完成功能验证,测试功耗为7.9 mW。实验结果表明,在SMIC 110 nm的ASIC技术节点上进行综合分析,并在同等条件下与ARM Cortex-M3等处理器进行对比,该系统面积减少64%,功耗降低0.57 mW,可用于小面积低功耗的嵌入式领域。