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系统维护全能好手全能精灵软件版本:3.1.2软件大小:7.2MB软件性质:免费软件适用平台:WinNT/2000/XP/2003下载地址:http://www.newhua.com/soft/68159.htm     

基于FPGA的细粒度并行K-means算法加速器的设计与实现

本文在深入分析K-means算法计算特征的基础上,基于FPGA平台提出并实现了一种细粒度的并行浮点K-means算法。设计采用了阵列多PE并行处理的任务划分策略,实现了处理单元间的负载平衡,采用数据驱动的流水线隐藏片外存储访问,设计了一种基于脉动阵列结构的主从多PE并行计算阵列,并在单片FPGA(XC5VLX330)上成功集成了4个PE。实验结果表明,我们提出的K-means算法加速器结构具备良好的可扩展性。通过实验测试,我们的实现方案相对于Pentium 4 2.66 GHz单处理器程序达到了15倍的加速比。     

Winsock2 SPI网游加速器的设计

论述了Winsock2 SPI技术及其在网游加速方面的运用.针对大部分网游客户端并不直接支持Sock5代理,提出使用SPI技术从系统底层间接为网游客户端提供代理连接的支持,达到加速的目的,并给出了基本设计原理和编码.     

RSA:信息风险管理为业务创新加速

大型组织机构如何在信息高速流动、海量增长和网络化的情况下做好信息的风险管理?如今,传统的边界安全已无法实现对流动信息全方位的有效的信息防护。在象征着安全与开放的长城脚下,EMC公司执行副总裁、EMC信息安全事业部RSA全球总裁亚瑟·科维洛(Arthur W·Coviello)就信息风险管理为业务创新加速这一话题,发表了对当前信息安全的形势和发展趋势的看法。     

面向微控制器的卷积神经网络加速器设计

针对目前嵌入式微控制器的性能难以满足实时图像识别任务的问题,提出一种适用于微控制器的卷积神经网络加速器。该加速器在卷积层设计了无阻塞的行并行乘法-加法树结构,获得了更高的硬件利用率;为了满足行并行的数据吞吐量,设计了卷积专用SRAM存储器。加速器将池化和激活单元融入数据通路,有效减少数据重复存取带来的时间开销。FPGA原型验证表明加速器的性能达到92.2 GOPS@100 MHz;基于TSMC 130nm工艺节点进行逻辑综合,加速器的动态功耗为33 mW,面积为90764.2 um^2,能效比高达2793 GOPS/W,比FPGA加速器方案提高了约100倍。该加速器低功耗、低成本的特性,有利于实现嵌入式系统在目标检测、人脸识别等机器视觉领域的广泛应用。     

中国工程物理研究院红外太赫兹自由电子激光装置总体设计

中国工程物理研究院红外太赫兹自由电子激光装置是一台用于材料、光谱、生物、医学等领域前沿研究的多功能用户装置,在实验室现有的太赫兹自由电子激光装置（CTFEL）基础上,拟新增两套2×9-cell超导加速单元和两台波荡器,将电子能量提升至最大50 MeV,输出频率覆盖范围拓展至0.1～125 THz,最大宏脉冲功率大于100 W。同时,采用跑道型束线设计,拟建设一台小型能量回收型直线加速器实验研究平台。本文主要介绍了中国工程物理研究院红外太赫兹自由电子激光装置的总体设计、工作模式以及用户实验站布局。     

卷积神经网络加速器中SEU的评估与加固研究

AI加速器在空间探索应用时需要考虑到空间辐射环境下SEE引发的软错误。在AI加速器设计过程中,需要对其SEE容错能力和可靠性进行评估,本文对Lenet-5的加速器进行了SEU故障注入,提出了一种从网络结构与电路模块映射的角度进行统计评估的方法。实验结果证明,在神经网络中,由于AI加速器计算数据大的特点,发生在权重和特征图的SEU错误在传播过程中有可能会被池化层屏蔽掉,SEU错误发生在靠近输出的层级比靠近输入的层级更容易导致识别准确率的下降。此外,实验还发现,在加速器电路模块映射中,负责产生使能信号和地址控制信号的控制单元CTRL比处理单元PE和存储单元MEM更容易被SEU错误所影响,严重时会影响加速器的正常运行。最后本文针对评估结果,进行了STMR加固措施对CTRL进行了加固,相比于FTMR,极大地减少了面积开销。     

SAF-CNN：面向嵌入式FPGA的卷积神经网络稀疏化加速框架

传统的卷积神经网络加速器及推理框架在资源约束的FPGA上部署模型时,往往面临设备种类繁多且资源极端受限、数据带宽利用不充分、算子操作类型复杂难以适配且调度不合理等诸多挑战.提出一种面向嵌入式FPGA的卷积神经网络稀疏化加速框架（sparse acceleration framework of convolutional neural network, SAF-CNN）,通过软硬件协同设计的方法,从硬件加速器与软件推理框架2个角度进行联合优化.首先, SAF-CNN构建并行计算阵列,并且设计并行编解码方案,实现单周期多数据的传输,有效减少通信代价.其次,设计细粒度结构化块划分剪枝算法,于输入通道维度进行块内裁剪来获得稀疏且规则的权重矩阵,借此显著降低计算规模和DSP乘法器等资源占用.然后,提出一种兼容深度可分离卷积的输入通道维度动态拓展及运行时调度策略,实现输入通道参数灵活适配与逐通道卷积和逐点卷积的资源复用.最后,提出一种计算图重构及硬件算子融合优化方法,提升硬件执行效率.实验采用2种资源受限的低端FPGA异构平台Intel CycloneV与Xilinx ZU3EG,结果表明SAF-...     

基于“嵩山”超级计算机系统的大规模管网仿真

供水管网仿真广泛应用于城市供水输配调度,是城市供水管网监测与维护的重要技术手段。由于在面向城市级的大规模管网中产生了海量的计算数据,因此在一般计算平台上无法满足管网仿真计算的算力需求。为提升城市级供水管网仿真的计算效率,提出一种有效的并行化方案。基于“嵩山”超级计算机系统采用中央处理器+数据缓存单元（CPU+DCU）架构,利用其在密集数据计算方面的优势,对“嵩山”超级计算机进行供水管网仿真。参照可移植性异构计算接口（HIP）异构编程模型,在“嵩山”超级计算机上实现供水管网仿真的异构计算,并结合管道数据分割方案,使用消息传递接口开启多进程以实现DCU加速数据通信传递。通过重定义数据类型解决计算过程中结构体传输问题,实现单节点内多DCU的大规模密集计算。在不同计算平台和多种计算策略仿真上的对比结果表明,与传统x86平台相比,该优化方案在小规模数据与大规模数据上的加速比分别达到5.269、10.760,与采用计算统一设备架构异构编程模型的传统GPU异构平台相比,计算性能有明显提高。     

基于处理器硅前性能验证平台的基准程序库设计方法

提出了一种新的适用于处理器的硅前性能验证平台的基准程序实现方法.方法的主要思想是利用现成的广泛使用的测试程序集合,通过降低工作负载,采用基于基本块的划分、归并方式,将多个基于相同特征点的代码片段作为一个基准检测点,这些抽象的检测点构成了基准程序库.该方法将复杂的处理器内部行为的一致性判断转换为性能的宏观统计分析,充分利用了已有的权威测试基准集,无需重新编写性能验证平台的基准程序,既扩大了验证程序的规模,又节省了大量的劳动,同时可以针对验证样本通过分析系统自动展开验证工作,减少了人工核对的工作量.