全文获取类型
收费全文 | 5415篇 |
免费 | 312篇 |
国内免费 | 192篇 |
专业分类
电工技术 | 608篇 |
综合类 | 216篇 |
化学工业 | 42篇 |
金属工艺 | 11篇 |
机械仪表 | 268篇 |
建筑科学 | 56篇 |
矿业工程 | 37篇 |
能源动力 | 11篇 |
轻工业 | 61篇 |
水利工程 | 38篇 |
石油天然气 | 42篇 |
武器工业 | 34篇 |
无线电 | 2708篇 |
一般工业技术 | 157篇 |
冶金工业 | 22篇 |
原子能技术 | 46篇 |
自动化技术 | 1562篇 |
出版年
2024年 | 9篇 |
2023年 | 48篇 |
2022年 | 50篇 |
2021年 | 82篇 |
2020年 | 59篇 |
2019年 | 83篇 |
2018年 | 44篇 |
2017年 | 107篇 |
2016年 | 116篇 |
2015年 | 107篇 |
2014年 | 271篇 |
2013年 | 268篇 |
2012年 | 313篇 |
2011年 | 385篇 |
2010年 | 363篇 |
2009年 | 378篇 |
2008年 | 460篇 |
2007年 | 387篇 |
2006年 | 322篇 |
2005年 | 361篇 |
2004年 | 341篇 |
2003年 | 341篇 |
2002年 | 177篇 |
2001年 | 168篇 |
2000年 | 135篇 |
1999年 | 113篇 |
1998年 | 65篇 |
1997年 | 69篇 |
1996年 | 74篇 |
1995年 | 62篇 |
1994年 | 53篇 |
1993年 | 27篇 |
1992年 | 13篇 |
1991年 | 33篇 |
1990年 | 16篇 |
1989年 | 12篇 |
1988年 | 2篇 |
1987年 | 1篇 |
1986年 | 3篇 |
1959年 | 1篇 |
排序方式: 共有5919条查询结果,搜索用时 15 毫秒
81.
面向ISO18000-6C协议的无源超高频射频识别标签芯片设计 总被引:1,自引:1,他引:0
本文提出了一种面向ISO18000-6C协议的无源超高频射频识别标签芯片设计。为了降低芯片的成本和功耗,本文设计了一种低功耗且不含电阻的稳压电路,一种低功耗且频率精度达到4%的时钟产生电路,以及一种新颖的具有大动态范围的ASK解调电路。本文还阐述了基于门控时钟技术的低功耗数字基带电路设计。该标签芯片的总功耗约为14微瓦,灵敏度达到-9.5dBm,读取距离可达5米。整个标签采用TSMC 0.18um CMOS工艺实现,芯片尺寸为880um880um。 相似文献
82.
本文设计实现了一种用于FPGA芯片的可重构多功能的锁相环时钟发生器。该时钟发生器具有可配置的时钟发生和延时补偿两种模式,分别实现时钟倍频和相位对准的功能。输出时钟信号还具有可编程的相移和占空比调节等高级时钟变化功能。为了提高相位对准和相移的精度,本文设计了一种具有新的快速起振技术的压控振荡器。本文还提出了一种延时分割方法以提高用于实现相移和占空比调节功能的后端分频器的速度。整个时钟发生器使用0.13μm标准CMOS工艺设计制作。测试结果表明,能够实现270MHz到1.5GHz的宽调节范围,当锁定在1GHz时,整个电路功耗为18mW,rms抖动小于9ps,锁定时间为2μs左右。 相似文献
83.
84.
无缓冲谐振时钟分布网络能够最小化同步系统的时钟功耗。但由于没有缓冲器,时钟网络的偏斜受到多方面因素的影响,例如时钟互连线寄生参数的差异,非平衡时钟负载以及工艺、电压温度变化。本文提出了一种层次化的两相无缓冲谐振时钟互连网络结构,将网格型和树型结构的各自优点相结合。在TSMC 65nm标准CMOS工艺下,通过一个流水线乘法器电路分析了该结构时钟网络的偏斜及变化容忍特性。版图后仿真结果表明,层次化时钟网络的偏斜分别比纯网格和纯H树结构时钟网络降低超过75%和65%,而且在非平衡时钟负载或工艺、电压温度变化的情况下,时钟网络偏斜最高小于7ps,不超过整个时钟周期(约760ps)的1%。 相似文献
85.
86.
87.
88.
随着SystemVerilog成为IEEE的P1800规范,越来越多的项目开始采用基于SystemVerilog的验证方法学来获得更多的重用扩展性、更全面的功能覆盖率,以及更合理的层次化验证结构。本文主要提出了一种基于SystemVerilog的VMM验证方法学的验证环境。在这个验证环境中,验证了一个8位的MCU,这个MCU主要应用在数据卡项目中,主要特点是时钟周期与指令周期相等,并且相对于标准MUC指令需要时钟周期较少。通常验证MCU都会应用以前的16进制代码读入ROM中,通过仿真观察波形以及输出来确认功能正确,每次只能根据实际应用程序测试对应的一部分MCU功能,缺少一个量化的指标,而且每次改动MCU,需要重新检查结果,效率比较低,而且验证质量无法保证。这里实现了用SystemVerilog来搭建一个基于VMM验证方法学的可移植、重用、扩展、完全自动检查、具有层次化结构的MCU验证平台。这里运用了VMM方法学,设计了一个层次化的验证结构,可以较简单地移植并验证其他类型的MCU,抽象了MCU指令,并且通过约束产生随机指令激励,可以实现遍历所有指令以及地址,另外功能覆盖率模型帮助能够收集并监测覆盖率。 相似文献
89.
UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。 相似文献
90.