应用于高速串行收发器的CDR电路的设计

时钟数据恢复(CDR)电路是高速数据传输系统的重要组成部分.文章介绍了一种半数字二阶时钟数据恢复电路的基本结构、工作原理和设计方法,并进行了仿真和验证,结果表明,电路能够满足系统设计要求.     

SiTime针对电子书和平板电脑推出MEMS振荡器SiT8003

全硅MEMS时钟解决方案供应商SiTime公司近日宣布针对平板电脑以及电子书产品设计所需的所有时钟振荡器,推出完整的解决方案。基于SiTime公司低功耗全硅MEMS振荡器平台,该完整方案可满足平板电脑及电子书设计中不同功能电路区块的所有频率需求。     

ADI推出Ad9838 AD9837直接数字频率合成IC

Analog Devices,Ine,（ADI）推出两款直接数字频率合成（DDS）IC AD9838和AD9837,其功耗降低30％,尺寸缩小60％,工作在-40οC至＋125οC的宽温度范围。采用最高16MHz的时钟速率工作时,AD9838DDS和AD9837DDSIC的功耗仅11mw。新款器件特别适合工业和通信应用,包括传感器激励、阻抗频谱分析仪、电池供电的诊断和通信设备等。     

图解玩转DM800插件(12)

本文继续以图解的方式介绍DM800/DM800 se高清多媒体接收机的开机频道设置、插件隐藏器、OLED信息显示、风扇控制2插件(DM800se)、模拟时钟、彩票号码投注器、Dream浏览器(v7.2/7.3)和好友短信通这8个插件的安装使用方法。     

基于确定性的处理器硅后调试系统

针对处理器硅后调试芯片可观测性差的问题,提出了一个可将硅片错误在仿真器中重现的处理器硅后仿真调试系统.为使实际系统的行为确定化,提出了简单有效的确定性同步器(DSync).通过将不同时钟域的时间确定地关联在一起,该同步器可消除由于跨时钟域信号传输而导致的不确定性.根据处理器验证的实际需要,提出基本系统的概念.通过控制验...     

一种有效实现IC时序收敛的方法

针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法。基于TSMC 0.152 μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计。结果表明,该方法能够有效构建时钟树,满足建立时间为0.8 ns,保持时间为0.3 ns的要求,有效保证了PLC芯片的时序收敛。     

一种基于全差分积分器的时钟稳定电路设计

设计了一种用于超高速A/D转换器的时钟稳定电路。利用全差分连续时间积分器将差分时钟信号的占空比量化为电压信号,再通过跨导放大器产生控制电流来调整输出时钟的共模电平,达到调整输出时钟占空比的目的。电路采用0.18 μm标准CMOS工艺进行设计,工作电压为1.8 V,在2 GHz的最高时钟频率下,将占空比为20%~80%的输入时钟信号调整为(50±1)%,输出时钟抖动小于132 fs,具有抑制时钟抖动的能力。     

14 Gb/s高速串行接口发送端电路设计

介绍了一种采用SMIC 65 nm CMOS LL工艺、工作在14 Gb/s的高速串行接口发送端电路。该电路主要由多路复用器、时钟分布电路和连续时间线性均衡器组成。低速复用器由数字电路构成,节约了功耗;高速复用器采用电流型逻辑电路结构,提高了工作速度。线性均衡器具有较高工作频率和较低功耗,并能够提供适当的高频补偿。重点分析了数据和时钟信号之间的时序问题,并使用改进的时钟链路,保证电路在工艺、电源电压和温度变化时能正常工作。仿真中引入焊盘、键合线及PCB走线模型,模拟电路的实际工作情况。仿真结果显示,发送端电路能工作于14 Gb/s;在1.2 V电源电压下,功耗为80 mW;当输出信号经过10 cm的RLGC传输线后,50 Ω负载上接收到的信号眼高为427 mV,抖动为4 ps。     

Verilog HDL语言中always敏感信号对比分析

为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿信号,仿真结果直观简单;但是对于敏感信号为电平信号,敏感信号必须是所有的输入和判断语句的信号,否则仿真结果不确定。     

广电SDH传输网络时钟规划与保护

本文阐述了SDH传输网络中时钟同步和时钟保护的基本概念和相关知识,并以江苏有线省干线SDH传输网为例,介绍了在复杂网络拓扑下时钟网的合理规划与保护,最后还提出了一些时钟保护配置方面的技术建议和注意事项.