基于EPA协议的精确时钟同步方法

工业以太网中通讯链路的不对称性,使得IEEE1588协议中的从时钟偏差计算方法并不适用.本文在EPA(Ether-net for Plant Automation)协议中CSME(Communication Scheduling Management Entity)算法调度的基础上分析了IEEE1588时间同步协议,提出了一种从时钟同步于主时钟的加权修正算法,同时应用晶振频率补偿算法,使得满足了基于EPA协议的工业以太网系统中同步数据采集和控制的实时性要求.采用硬件描述语言(Verilog HDL)和现场可编程逻辑门阵列(FPGA)实现了这种硬件时钟同步方法.该方法解决了传统的基于片上系统(SOC)时钟同步方案中时间戳不稳定、同步精度低等问题.使用Xilinx Spartan3 XC3S1500的FPGA验证了主从时钟的一致性,160ns的标准偏差和50ns的时间偏差平均值的测试结果证明了本文中算法较之协议中原算法的优越性.该方法也为集成现有网卡芯片的系统提供了一种高性价比和高精度的时钟同步解决方案.     

基于 CDIO 项目式教学的教师能力培养

CDIO模式是工程教育改革的重要成果,并在国内外多所高校得以应用。CDIO项目式教学是该模式的重要内容,要求教师设计多级项目,实现课程一体化,培养学生构思、设计、实施、运行等工程实践能力以及团队交流合作能力。这就要求授课教师必须精通专业知识,熟悉工程现场运行实践和企业面临实际工程问题,转变自身角色,即“CDIO教师=大学教师＋准工程师”。提高教师能力不仅要控制引入及过程培养环节,还可以以CDIO项目为平台,通过教师对项目的选题、构思、设计、实施、运行等过程,加强教师的项目开发与设计能力。     

Δ∑模数转换器中数字抽取滤波器的设计

抽取滤波器是过采样模数转换器中的重要组成部分。低字率、高采样频率的数字调制信号被转换成高字率、奈奎斯特频率采样的信号。该文介绍了应用于不同过采样率的通用数字抽取滤波器的设计,适用于一阶到七阶的Δ∑调制器,输入字长从1bit到32bit。设计和实现了一个过采样率为256的数字抽取滤波器,应用于三阶级联的Δ∑调制器。该抽取滤波器包括:级联积分梳状滤波器、补偿滤波器和一个窄带有限冲击响应半带滤波器。滤波器系数都采用CSD(Canonic SignedDigit)码实现。多级多采样率信号处理电路被用来实现补偿和半带滤波。整个滤波器经过了FPGA验证,输出正弦波的信噪比达到了110dB。     

PWC318在∑-△型A/D转换器中的应用

介绍了∑-△型A/D转换器的构成和特点,提出由硬件和软件相结合实现∑-△型A/D转换的新思想,并叙述了由PWC318、积分器、比较器和单片机89C52构成∑-△型A/D转换电路的硬件和软件设计.     

60路32kbit／s ADPCM ASIC中高速浮点乘法器的设计

根据国际电信联盟标准Ｇ．７１２，我们进行了６０路３２ｋｂｐｓＡＤＰＣＭ系统的开发研制工作。本文论述了该系统大规模专用集成电路设计过程中高速浮点来法器的实现方法：主要是速度与规模矛盾的解决，浮点数与定点数之间的变换，尾数与指数部分的处理以及其它一些硬件实现方面的问题。     

一种智能化漏电保护芯片的设计

提出了一种智能化漏电保护芯片。电路基于0.6μm CMOS工艺、采用数模混合信号设计,并用全定制的方法实现。与现有模拟漏电保护芯片相比,该芯片具有较高的智能化:对输入信号是否有效进行辨识,以排除干扰,减少误动作;采用数字延时代替现有的RC延时方式,大大提高了控制精度及三级匹配;三级保护的不同应用环境的可编程性;实现智能化开关控制;具有报警功能,保障安全。由于芯片的大部分功能由数字电路实现,大大降低了功耗。通过采用全定制的方法,优化电路和版图设计,减少了芯片面积,降低了成本。     

CMOS门阵列VLSI电路设计综述

由于门阵列ＶＬＳＩ半定制的性质，使其电路设计在许多方面都有着与众不同的特点．本文就门阵列电路中门的扇入与扇出、缓冲单元的设计、门电路的可测性设计等几方面问题进行了较详尽的分析与论述，以期对ＣＭＯＳ门阵列的ＡＳＩＣ研制，在高层次的电路设计上探讨优化设计方法．     

一种基于薄膜体声波谐振器的高灵敏度质量传感器

介绍了一种针对于生物传感应用的薄膜体声波谐振(thin film bulk acoustic resonator,FBAR)质量传感器.薄膜体声波谐振器谐振频率非常高(能够达到几兆赫兹),同时具有较大的品质因数,基于这种器件的质量传感器具有非常高的质量灵敏度.首次提出了三对全金属的A1-W层作为布拉格声学反射层的FBAR,制备出了固态装配型的FBAR传感器.通过淀积不同厚度Al层顶电极分析了器件的质量灵敏度,仿真得到的质量传感器串联谐振频率在2.8 GHz附近,质量响应度达到5×10-4 ng/Hz//cm2,可以实现分子量级的质量传感.     

基于CSL架构的低功耗CMOS环型振荡器的设计

该文设计了一种基于电流控制逻辑架构的1.8GHz低功耗环型压控振荡器,分析了p型电流控制逻辑,并作为环振的延迟单元.该环型振荡器采用SMIC 0.18μm CMOS工艺实现.在1.8V电压下,具有大于1GHz的调谐范围,相位噪声为-96.4dBc/Hz@3MHz,功耗是1.40mW.与其他已报道的类似结构相比,该设计具有更好的性能.     

面积优化的高阶跳耦△-∑调制器的设计

该文设计实现了一个四阶的跳耦Delta-Sigma DAC.基于过采样技术和反馈控制技术,Delta-Sigma调制器在高精度数据转换器实现方面比其他方案有更多优势.这种拓扑结构对于系数的变化不敏感.为了以最优的方式实现调制器,给出了最小字长Delta-Sigma调制器的设计方法.调制器系数量化成了2的幂次,因此系数乘法可以通过移位操作实现,而同时调制器性能并未因此而下降.信噪比并未因为字长的减小而变化.