一种RISC地址产生器生成算法的设计与实例化

提高功能部件的并行性是开发高性能微处理器的基本途径。在RISC处理器中设计独立的地址产生器可实现算术运算与地址运算并行处理，从而提高RISC处理器的性能。文中根据现今RISC处理器中常用的寻址方式，提出了一种RISC地址产生器生成算法并进行了实例化。实例化结果可作为IP核应用到RISC处理器的设计中。     

LS-DSP中串行分布式数字滤波器的功耗优化设计

采用一种优化阶符的二进制数据表示方法,达到了减小LS-DSP内串行分布式计算滤波器的动态功耗的目的.实验结果表明,该方法可有效减小LS-DSP内串行分布式计算滤波器10%的动态功耗.     

DSP芯片外部存储器接口设计一例

文章介绍了一个32位通用DSP芯片中外部存储器接口的设计方案，该方案的突出特点是：接口位宽可根据片外存储器的位宽灵活地调整为8／16／32位，并可同时适应内部数据类型8／16／32位的变换。     

一种用于优化嵌入式FIR滤波器总线功耗的系数重排算法

嵌入式系统对低功耗的要求,使得低功耗设计成为VLSI的主要挑战之一.在嵌入式数字信号处理系统中,可通过降低系统总线的变化率来减少系统功耗.文章研究了一种滤波系数重排算法,用于降低嵌入式FIR滤波器的总线功耗.试验结果表明,该滤波系数重排算法可有效降低54%至69%的嵌入式FIR滤波器总线功耗.     

一种嵌入式SIMD协处理器地址产生器的设计

文章介绍了一种新的嵌入式SIMD协处理器地址产生器.该地址产生器主要完成地址计算和协处理器指令的场抽取功能.为了提高协处理器的性能,地址产生器中设计了新的传送路径.该传送路径能够不通过地址产生器中的ALU而把数据送入寄存器中,这个传送路径能够减少ldN指令的一个延迟周期.在SMIC0.18微米标准库单元下,该地址产生器的延迟能够满足周期为10ns的协处理器.     

LS-DSP地址产生器生成算法与逻辑实现

由于传统的内嵌地址产生器不能有效地支持数字信号处理应用的需要,在开发面向航天应用的高速信号处理器LS-DSP时,设计支持数字信号处理应用的地址产生器成为LS-DSP开发中的重要环节。本文通过研究常用的数字信号处理计算的数据地址运算特点,提出了LS-DSP地址产生器的生成算法。在根据该算法逻辑实现LS-DSP地址产生器时,为了减小地址产生器面积,针对循环类地址计算又提出了一种快速的动态START、END产生方法。实验结果表明,LS-DSP使用本文的地址产生器比采用传统的地址产生器可有效的提高数字信号处理运算的速度。     

DSP芯片中浮点加法器LOD电路的设计

DSP芯片中浮点加法器的速度制约着整个芯片的工作速度，浮点加法器中LOD电路的速度又是浮点加法器工作速度的瓶颈。因此，我们可以通过对LOD电路的改进，来提高整个DSP芯片的工作性能。我们从LOD的组成结构和逻辑两个方面进行设计，实现了一种快速、高效的LOD电路。它针对处理的数据格式为TMS320C3X扩展精度浮点数据格式。     

可编程浮点数字信号处理器LS-DSP数据路径的设计

LS-DSP是针对航天数字信号处理应用而开发的32位可编程浮点数字信号处理器。本文讨论LS—DSP数据路径的设计,即ALU、乘法器、数据地址产生器三大功能单元的设计。在ALU的设计中,本文采用了一种新的前导0／1判断逻辑结构,其AT2比传统并行方式减少了约15．3％。在乘法器设计中,本文采用了一种新的尾数乘法阵列组织结构,其 AT2比传统的Wallace树结构减少了约12％。为了使LS-DSP更好的支持数字信号处理应用,本文提出了支持顺序、倒位序、循环三种数据寻址计算的数据地址产生器生成算法。LS-DSP现已投片成功,其采用0．5um三层金属布线CMOS工艺制造,面积6．2×6．7mm2,主频为50MHz。     

DSP处理器循环寻址和位翻转寻址的设计

文章介绍了DSP（digital signal processing)处理器中面向滤波，FFT，卷积、相关等算法的循环寻址和位翻转寻址方式的设计，先讨论了循环寻址和位翻转寻址的设计思想和硬件实现算法，再根据算法设计了相应的电路，并且用Cadence工具Verilog-XL进行了逻辑仿真。     

SMDSP浮点数字信号处理器CPU内功能单元的设计

SMDSP是针对专门应用开发的高性能32位浮点数字信号处理器,其CPU内有独立的ALU、乘法器、数据地址产生器和六条局部数据总线,实现了乘加运算并行,算术运算与地址运算并行,加快了数据处理速度.数据地址产生器支持顺序、倒位序、循环三类数据地址的计算,使得SMDSP能方便高效地应用于数字信号处理系统.