OLED微显示器的原子扫描策略

为了实现2K及以上超高清微型显示器的高效率高性能扫描,建立了微型显示器的原子扫描模型。对该模型采用的数学矩阵、基于分形延伸的植入运算进行研究,提出了原子扫描策略并推导了原子扫描序列。首先,对现有的PWM(脉冲宽度调制)扫描策略进行扫描性能分析。然后,在分析比较几种扫描策略性能的基础上,说明原子扫描是实现较优性能的最佳选择。实验结果表明:对于256级灰度,采用32位子空间,8位权值比为128∶64∶32∶16∶9∶4∶2∶1的原子扫描策略具有较好的线性度和较高的传输效率。在分辨率为1 600×1 600的原子扫描方案中,时钟频率为50MHz,帧频可达90Hz,线性度接近99.8%,传输效率高达100%,基本满足超高分辨率扫描系统中高帧频、较低时钟、高线性度的要求。     

基于最优扫描结构的分形IP核设计

描述平板显示系统中最优扫描结构所对应的自相似分形拓扑结构图,提出分形扫描核心模块架构,分析n位分形扫描的递推结构,研究扫描过程中的子空间码与位码序列的关键特征,推导出序列生成的通用逻辑算法。在此基础上,设计了适合各种灰度等级的参数化的分形IP核并得到仿真结果,同时给出了分形IP核的系统应用,证明所设计的IP核可以有效提高灰度扫描的利用率和FPD画面质量。     

基于电阻电流镜的低压灵敏放大器设计

提出一种适用于低压快闪存储器的电流模式的低压灵敏放大器.该灵敏放大器在基准电流产生电路中使用电阻电流镜代替传统的晶体管电流镜,使得基准电流产生电路的工作电压减少了一个阈值电压,从而降低灵敏放大器的工作电压.位线电压控制电路中运算放大器的使用减少了由于温度和工艺变化所引起的位线电压变化,进而提高读取操作的精度.采用中芯国际90nm工艺设计,提出的灵敏放大器在1.2V电源电压时的读取时间是14.7ns,相对于传统的结构,单个灵敏放大器的功耗被优化了13%.     

功率开关电源集成电路

本文系统地介绍了一种集成电路开关电源。该芯片集成有PWM控制器，过流、过热、过压保护功能，自动重启功能。文章基于计算机仿真分析了其内部电路。     

用于空调控制器的嵌入式CPU核的设计

目前一般概念上的嵌入式CPU应用于PCB板级上,随着集成电路技术成本的大幅度下降,芯片内系统集成技术已成为ASIC设计的主流,而芯片内嵌入式CPU已经成为片内系统的重要组成部分。应用于定频空调的控制器中的基于RISC架构的嵌入式CPU核。采用RISC方式实现CISC方式译码,用状态控制器来实现核心控制单元,通过中断来实现各种事件与CPU之间的通信。处理器正常工作频率为8MHz,运行速度最高可以达到27.6MHz。     

应用TFT-LCD TCON中的图像处理改进算法研究

为满足低端TFT-LCD对图像显示的特定要求,我们采用了一定的算法对SCALER缩放之后的图像进行后续处理,包括对比度调整、伽玛校正以及去抖动,去抖动算法是我们研究的重点.经过对一些经典视频图像处理算法的研究,并考虑到实时性要求,我们从中选出了优秀的算法,并进行改进及硬件实现.针对每一个部分,我们首先采用了MATLAB语言进行高级仿真.验证其可行性,然后进行RTL级的硬件语言描述.两种仿真都给出了相应的结果,从中可以看出,我们的设计达到了预期的目的.     

用于高性能锁相环的CMOS电荷泵的设计

一般的CMOS电荷泵有充放电流失配的问题.电流失配导致了相位偏差.本文研究了一般CMOS电荷泵电流失配产生的原因,提出了一种新型的电荷泵.利用误差放大器和参考电流源以获得良好的电流匹配特性,降低了锁相环的相位噪声;利用电荷移除管有效地抑制了电荷共享.采用chartered 0.35umCOMS工艺进行仿真.仿真结果显示该电路有很好的电流匹配特性.     

用于TFT-LCD源驱动电路的面积节约型DAC

提出一种用于TFT-LCD的新型数模转换器（DAC）,详细地阐述了它的工作原理及其设计与实现。这种DAC与传统的电阻串DAC的结构完全不同,在传统DAC中电阻串是不可或缺的组成部分,而文章提出的DAC由计数器、比较器、传输门和其他组合电路组成,它克服了传统的电阻串DAC当输入数据位宽增加时所遇到的面积问题。用Spectre仿真的结果表明,该种结构DAC的转换精度完全满足高灰度等级TFT-LCD源驱动电路的设计需求。     

Influence of layout parameters on snapback characteristic for a gate-grounded NMOS device in 0.13-μm silicide CMOS technology

Gate-grounded NMOS （GGNMOS） devices with different device dimensions and layout floorplans have been designed and fabricated in 0.13-μm silicide CMOS technology. The snapback characteristics of these GGN-MOS devices are measured using the transmission line pulsing （TLP） measurement technique. The relationships between snapback parameters and layout parameters are shown and analyzed. A TCAD device simulator is used to explain these relationships. From these results, the circuit designer can predict the behavior of the GGNMOS devices under high ESD current stress, and design area-efficient ESD protection circuits to sustain the required ESD level. Optimized layout rules for ESD protection in 0.13-μm silicide CMOS technology are also presented.     

0.13微米硅化物 CMOS工艺下版图参数对栅极接地 NMOS晶体管骤回特性的影响

本文中,在 0.13微米硅化物 CMOS工艺下, 设计了不同版图尺寸和不同版图布局的栅极接地 NMOS器件。TLP测量技术用来获得器件的骤回特性。 文章分析了器件版图参数和器件骤回特性之间的关系。TCAD器件仿真软件被用来解释证明这些结论.通过这些结论,电路设计者可以预估栅极接地NMOS器件在ESD大电流情况下的特性,由此在有限的版图面积下设计符合 ESD保护要求的栅极接地 NMOS器件。本文同时给出了优化后的 0.13微米硅化物工艺下 ESD版图规则。